本文总体上涉及但不限于集成电路组件，例如，包括多个电子封装的集成电路组件。
背景技术：
诸如包括两个或更多电子封装的集成电路组件之类的集成电路组件可以用于逻辑处理或存储器存储。电子封装可以包括一个或多个管芯，例如硅管芯。例如，集成电路组件可以用于个人计算机、服务器、游戏控制台、物联网装置以及其它电子装置。数据中心和服务器市场寻求具有更高的性能和紧凑尺寸的集成电路组件。随着计算需求的不断提高，集成电路组件往往包括多个管芯。例如，集成电路组件可以包括通信耦合到一起的若干电子封装。往往能够对电子封装进行叠置，以降低用于将集成电路组件耦合到印刷电路板或者电路封装的基底的板空间的量。在另一个示例中，能够在集成电路组件内一个叠一个地叠置多个管芯，以提供更高的处理和存储能力。
叠置的电子封装之间的电连接往往位于下方管芯的旁边，例如，围绕下方管芯的周界。上方电子封装和下方电子封装的电焊盘可以并专门配置用于叠置的布置。例如，上方电子封装的接触部可以被布置在对应于围绕上方管芯的外周界的位置的区域中。相应地，上方电子封装或下方电子封装的基底可以包括大到足以容纳管芯覆盖区和电连接的尺寸。在一些情况下，所制造的电子封装中的缺陷的代价可能随着管芯或电子封装的数量的增大而提高。例如，管芯或电子封装之间的翘曲可能给在各种管芯和电子封装之间形成电连接带来困难。总体上需要满足具有提高的性能和小尺寸的集成电路组件的要求并且同时降低产量损失的装置、系统和方法。
附图说明
在未必按比例绘制的附图中，类似的附图标记可以描述不同示图中的类似部件。具有不同的字母下标的类似附图标记可以表示类似部件的不同实例。附图通过举例的方式而非限定的方式总体上示出了本文中讨论的各种实施例。
图1示出了根据实施例的多封装集成电路组件的示例。
图2描绘了根据实施例的三维多封装集成电路组件。
图3示出了根据实施例的多封装集成电路组件的基底的顶视图的示例。
图4a-图4e描绘了根据实施例的制作多封装集成电路组件的过程的示例。
图5示出了根据本发明的一些实施例的系统级示图。
具体实施方式
本申请涉及用于多封装集成电路组件的装置和技术，例如，所述多封装集成电路组件是包括通过金属镀敷孔电耦合至第二电子封装的第一电子封装的多封装集成电路组件。金属镀敷孔可以位于第一电子封装的第一基底和第二电子封装的第二基底之间，其中，第一基底和第二基底位于第一电子封装的第一管芯和第二电子封装的第二管芯之间。下文的具体实施方式和示例对文中公开的主题进行了例示；然而，所公开的主题不限于所提供的下述描述和示例。一些实施例的部分和特征可以包括在其它实施例的部分或特征中或者替代其它实施例的部分或特征。权利要求中阐述的实施例涵盖这些权利要求的所有可得等价方案。
本发明人尤其认识到，除此之外，所要解决的问题可以包括在降低尺寸和减轻制造缺陷的同时提高集成电路组件内的管芯的数量。集成电路组件往往在单个电子封装内包括多个管芯。例如，电子封装可以包括多个叠置的硅管芯(例如，三维封装)。随着叠置到一起的管芯的数量的增大，电子封装的产量损失可能相应增大。在所有管芯都被组装之前，往往不能对电子封装进行全面地测试。一个制造缺陷或一个坏管芯可能引起整个电子封装报废，包括电子封装内的好管芯。在电子封装包括多个管芯的情况下，产量损失的代价可能比单管芯电子封装大。对于多管芯电子封装，例如，超过十六个管芯的电子封装，产量损失可能会高到不可接受。
可以通过将两个电子封装电耦合到单个集成电路组件(例如，封装上封装(pop)模块)中来降低产量损失。这样能够降低每个电子封装内的管芯的数量，并且相应地降低由于电子封装的其中之一中的缺陷而导致的产量损失。例如，三十二管芯集成电路组件可以由两个十六管芯电子封装构成。(pop)集成电路组件的电子封装可以通过位于第一电子封装的周界周围的一个或多个穿通模具过孔(tmv)(through-moldvia)而被电耦合。tmv可以电耦合至第二电子封装的基底的下侧。在示例中，可以通过激光钻出穿过第一电子封装的包胶模具(overmold)的孔洞以暴露出第一电子封装的基底上的导电焊盘而形成tmv。由于诸如等离子体效应、激光束的聚焦、所钻材料的重铸、所钻材料的滚磨或者其它处理参数或处理效果等工艺限制的原因，激光钻出的孔洞往往包括锥度。相应地，tmv的直径能够对应于tmv的锥度随着tmv的长度的增大而增大。例如，较厚的电子封装可以包括具有增大的直径(或宽度)的tmv。
为了将上方电子封装耦合至下方电子封装，可以使上方封装的引脚输出(例如，球栅阵列)与来自下方电子封装的tmv对准。如前所述，tmv往往位于下方电子封装的管芯的周界周围。换言之，第二电子封装的信号接触部不位于第二电子封装的中央部分中。相应地，下方电子封装的尺寸可能由于围绕管芯的周界的tmv位置而增大。相应地，上方或下方电子封装可能都不太适合作为独立的电子封装出售，其原因在于信号接触部的非标准布置(例如，位于管芯的周界周围)和较大的尺寸。此外，在封装尺寸有限的情况下，管芯到管芯互连的数量还可能由于用于围绕电子封装的周界的tmv的有限空间而下降。
此外，使tmv围绕管芯的周界还可能因提高的平直度容差(例如，翘曲)的原因而提高第一电子封装和第二电子封装之间的tmv连接的定位容差。例如，由于tmv作为提高的定位容差的结果而位于更远离电子封装的中心处，tmv的位置可能进一步偏离设计位置。如果tmv与对准相差太远，那么第一电子封装和第二电子封装的电耦合可能是困难的。
包括叠置硅管芯的电子封装相对于单管芯电子封装可能具有增大的厚度。例如，电子封装的厚度可能随着每个附加的管芯而增大。如先前所讨论的，由于tmv的锥度的原因，tmv的尺寸(例如，直径或宽度)可能对应于电子封装的厚度随着tmv的长度的增大而增大。如先前所讨论的，更大的tmv可能导致电子封装或pop模块的更大尺寸。此外，具有十六个或更多管芯的电子封装可能包括大于1mm的厚度。从制造的角度来看，穿过具有1mm或更大厚度的电子封装形成tmv可能会有问题。
本主题能够例如通过电耦合被定位为从第一封装基底的接口侧到第二封装基底的接口侧的金属镀敷孔来提供针对该问题的解决方案。例如，第一封装基底可以包括第一管芯侧和第一接口侧。能够将至少一个管芯(例如，第一管芯)电耦合至第一封装基底的第一管芯侧。第二电子封装可以包括第二封装基底。第二封装基底可以包括第二管芯侧和第二接口侧。至少一个第二管芯可以电耦合至第二封装基底的第二管芯侧。换言之，第一基底和第二基底可以位于第一管芯和第二管芯之间。
金属镀敷孔可以将第一封装基底和第二封装基底电耦合。例如，金属镀敷孔可以被定位为从第一封装基底的接口侧到第二封装基底的接口侧。由于第一管芯和第二管芯并不位于第一基底和第二基底之间，因而能够减小多封装集成电路组件的尺寸，因为金属镀敷孔可以处于所述基底的任何部分中。在各种示例中，金属镀敷孔可以位于第一或第二基底的中央部分中、第一管芯和第二管芯之间、第一或第二基底的对应于第一管芯或第二管芯的周界的部分内等等。相应地，可以通过将金属镀敷孔定位到更接近电子封装的中心处而改善金属镀敷孔的定位容差，在此处定位容差可以更小，如先前所讨论的。在一些示例中，可以通过将金属镀敷孔定位在管芯之间而缩短金属镀敷孔的长度。例如，第一接口侧和第二接口侧之间的距离可以比很多pop模块的基底之间的距离小。由于金属镀敷孔较短，有可能在第一电子封装和第二电子封装之间实现更快速的信号通信。在另一个示例中，由于金属镀敷孔可以位于电子封装的中央部分中，例如在第一管芯和第二管芯之间，因而能够增大金属镀敷孔的数量。将第一电子封装电耦合至第二电子封装能够通过在多封装集成电路组件中具有相同数量的总管芯的同时减小每个电子封装中的管芯(例如，叠置管芯)的数量，而减小产量损失的代价。
公共基底可以附接至第一电子封装。在示例中，公共基底可以位于第一电子封装的与第一封装基底相对的面上。公共基底可以通过第一封装基底电耦合至第一管芯和第二管芯。公共基底可以电耦合至电子装置。相应地，第一电子封装和第二电子封装可以通过公共基底而通信耦合至电子装置。
第二电子封装可以包括基本上与第一电子封装的接触布置类似的接触布置。例如，顶部和底部电子封装都可以包括标准接触布置。第一电子封装或第二电子封装可以单独出售或者各自用于其它电子装置中。换言之，第一电子封装或第二电子封装未必是多封装集成电路组件所特有的。
图1示出了根据实施例的多封装集成电路组件100的示例。集成电路组件100可以包括两个或更多电子封装，例如第一电子封装110和第二电子封装120。第一电子封装110可以通信耦合(例如，电耦合)至第二电子封装120。例如，第一电子封装110可以通过金属镀敷孔150通信耦合至第二电子封装120。电子封装可以包括封装基底和管芯。例如，第一电子封装110可以包括第一封装基底112和第一管芯114。第二电子封装120可以包括第二封装基底122和第二管芯124。至少一个管芯可以电耦合至相应的基底。例如，第一管芯114可以电耦合至第一基底112，并且第二管芯124可以电耦合至第二基底122。在示例中，管芯可以电耦合至基底的一个或多个接触部或布线层。在各种示例中，电子封装可以是单管芯封装或多管芯封装。如图1的示例中所示，第一电子封装110和第二电子封装120是单管芯封装。
公共基底130可以附接至集成电路组件100的电子封装的其中之一。在图1的示例中，公共基底130附接至第一电子封装110。例如，第一电子封装110可以包括绝缘盖层140。公共基底130可以附接至绝缘盖层140的面142。在一些示例中，公共基底130可以直接附接至第一电子封装110的管芯，例如管芯114。第二电子封装120被示为没有图1的示例中的绝缘盖层。应当理解，对基底、电子封装、管芯、接触部、绝缘盖层等的引用可以是总体上被提及或者可以指代文中的附图中的一个或多个中所示的具体实例，然而这种描述可以应用于本公开的各种示例。
诸如管芯114或124的管芯可以包括半导体材料，例如单晶硅、砷化镓等。在各种示例中，管芯可以被配置作为处理器(例如，图形处理单元(gpu)或者中央处理单元(cpu))、存储器封装(例如，随机存取存储器(ram)、闪速存储器、只读存储器(rom))或者其它逻辑或存储器封装。管芯可以包括至少一个电接触部(管芯互连)。例如，管芯互连可以包括但不限于焊锡焊盘、球栅阵列(bga)、连接盘网格阵列(lga)、引线接合焊盘、芯片载体接触部或者用于将管芯电耦合至基底(例如分别是基底112或基底122)的其它电接触部。
诸如基底112或122的基底可以向诸如管芯114或管芯124的管芯提供机械支撑，并且所述基底还可以提供一个或多个电布线层，以用于管芯和电子装置之间的电通信。如图1所示，基底可以包括管芯侧和接口侧。例如，第一电子封装110可以包括具有第一管芯侧116和第一接口侧118的第一封装基底112。第一管芯114可以电耦合至第一封装基底112的第一管芯侧116。第二电子封装120可以包括具有第二管芯侧126和第二接口侧128的第二封装基底122。第二管芯124可以电耦合至第二封装基底122的第二管芯侧126。
基底可以包括附接至诸如电介质材料111或者电介质材料121的电介质材料的一种或多种导电材料。例如，在图1的示例中，基底可以包括层压在电介质层上的导电层。电介质材料可以包括由包括但不限于如下材料的材料制造的至少一个电介质层：fr-4、预浸料、陶瓷、环氧树脂、其它填充了玻璃或纤维的树脂、聚酰亚胺、聚酯或者聚醚醚酮(peek)等。相应地，基底可以为管芯提供机械支撑，可以为管芯提供电连接和布线，或者这两者。在示例中，为了实现机械支撑，基底可以包括内核，所述内核包括但不限于陶瓷内核。
在示例中，导电层可以层压在电介质层的两侧上，例如，层压在电介质层的相对两侧上。在另一个示例中，基底可以包括单侧、双侧或者多层构造(例如，由交替的电介质材料和导体材料构成的多个层)。在一些示例中，基底可以包括覆铜层压板(ccl)。ccl可以包括能够附接至基底的一个或多个电介质层(例如，层压在其上)的导电材料(例如，金属箔)。在其它示例中，导电材料能够例如利用喷墨打印机被印刷到基底上。在示例中，导电材料可以被电沉积(电镀敷)到基底上。导电材料可以形成到基底上的一个或多个电子电路(例如，布线层)中。例如，导电材料可以被沉积在电介质材料上，以形成电子电路。在其它示例中，导电材料可以是附接至电介质材料的导电薄片。导电薄片可以被蚀刻以形成电子电路。相应地，基底的导电材料(层)可以提供电路布线、接地、热能分布或者电磁屏蔽等。
基底可以包括至少一个接触部，例如接触部113a-b或接触部123a-b。接触部可以位于接口侧上，例如，位于接口侧118或接口侧128上。例如，如图1的示例中所示，基底可以包括多个接触部，例如，管芯侧和接口侧上的多个接触部。在示例中，诸如第一接口侧118的接口侧可以包括多个接触部(文中称为第一接触部113a)。管芯侧可以包括多个接触部，例如接触部113b。在另一个示例中，诸如第二接口侧128的接口侧可以包括多个接触部(文中称为第二接触部123a)。管芯侧126可以包括多个接触部，例如接触部123b。在一些示例中，导电层可以被配置作为一个或多个接触部，例如第一接触部113a-b或第二接触部123a-b。例如，导电层的一部分可以包括为了实现与配合接触部的电通信而暴露的接触表面。
如所示，诸如接触部113b或123b的接触部可以电耦合至管芯。例如，接触部可以电耦合至位于管芯侧(例如，第一管芯侧116或第二管芯侧126)上的另一接触部。基底可以包括位于接口侧和管芯侧上的多个接触部。例如，多个接触部可以被布置成某一图案，例如，布置成阵列。在另一个示例中，诸如管芯114或管芯124的管芯可以通过引线接合、焊接或者其它电耦合而电耦合至基底。
在各种示例中，多个接触部可以被布置为能够与其它管芯、电子封装或电子装置互换。例如，多个接触部可以是按照行业标准形式布置的。在示例中，多个接触部中的一者或多者可以位于基底的中央部分中或者位于管芯侧或接口侧上的对应于管芯的周界的位置内。使多个接触部中的一者或多者位于基底的中央部分内或者对应于管芯的周界的位置内能够减小电子封装的尺寸。例如，在能够将接触部置于基底的任何区域中的情况下，能够例如通过增大位于基底上的接触部的密度来减小基底的尺寸。
在一些示例中，第一电子封装110和第二电子封装120可以具有相同的覆盖面积，例如，第一电子封装110和第二电子封装120的长度和宽度可以基本上具有相同的尺寸(例如，在制造容差内)。在其它示例中，第一电子封装110可以具有与第二电子封装120相同的接触部图案，可以包括相同的接触部分配(例如，对应于电功能)，等等。在示例中，第一电子封装110可以等同于第二电子封装120。相应地，管芯或电子封装可以是可互换的。例如，第一管芯114与第二管芯124可互换，第一电子封装110与第二电子封装120可互换，等等。相应地，可以使用存储器或逻辑封装或管芯的任何组合。
如先前所讨论的，第一电子封装110可以包括绝缘盖层，例如第一绝缘盖层140。在示例中，绝缘盖层可以位于第一管芯侧116和第一管芯114上，以增大第一电子封装110的例如第一管芯114到第一基底112的电耦合的鲁棒性。在另一个示例中，绝缘盖层140可以将第一管芯114、管芯互连或者接触部113a与集成电路组件100的其它电部件电隔离。在示例中，绝缘盖层140可以覆盖第一管芯114和第一基底112。例如，绝缘盖层140可以包封第一基底112上的管芯114。诸如绝缘盖层140的绝缘盖层可以由各种材料构造，所述材料包括但不限于液晶聚合物、尼龙、环氧树脂、硅石或者其它模制化合物材料。
在示例中，公共基底130可以电耦合至第一管芯114和第二管芯124。公共基底130可以是用于将集成电路组件100通信耦合(例如，电耦合)至电子装置(例如电子装置的电路板)的接口。在示例中，第二电子封装120可以通过第一基底112电耦合至公共基底130，如图1的示例中所示。在示例中，公共基底130可以包括第一表面132和第二表面134。第二表面134可以位于公共基底130的与第一表面132相对的一侧。
公共基底130可以附接至第一电子封装110。例如，公共基底130可以附接至第一电子封装110的面142。如图1的示例中所示，公共基底130可以位于第一电子封装110的与第一封装基底112相对的一侧上，例如，位于面142上。公共基底130可以借助于粘合剂138(例如，环氧树脂)、管芯附接膜、热接合或者超声波焊接等附接至第一电子封装110。
在各种示例中，公共基底130可以包括但不限于如前面关于封装基底(例如，第一封装基底112或第二封装基底122)所描述的构造。例如，公共基底130可以包括一个或多个接触部(文中又称为第三接触部)或布线层。例如，第一侧132可以包括接触部136a，并且第二侧可以包括接触部136b。在一些示例中，如前文所讨论的，诸如接触部136a或136b的接触部可以包括焊锡焊盘、引线接合焊盘、lga、bga等。在示例中，公共基底130的接触部(例如，接触部136a)或者多个接触部可以电耦合至第一封装基底112的多个对应接触部。在示例中，第一基底112的多个接触部(例如，第一接触部113a)可以引线接合至多个接触部136a，例如，可以焊接(例如，引线接合)导线144，以将第一电子封装110和公共基底130电耦合，如图1所示。一个或多个接触部136a可以电耦合至一个或多个接触部136b。接触部136b可以被配置为电耦合至电子装置。例如，接触部136b可以包括焊锡球或者可以是lga或bga的多个接触部之一。相应地，第一基底112(例如，第一基底112的导电层或接触部)可以通过公共基底130电耦合至电子装置。
诸如绝缘盖层160的绝缘盖层可以附接至第一电子封装110。例如，绝缘盖层160可以设置在第一电子封装110之上。在另一个示例中，绝缘盖层160可以设置在第一接口侧118和公共基底130的第一侧132上。换言之，绝缘盖层160可以包封管芯114或第一侧132。绝缘盖层160可以包括如前文关于绝缘盖层140所描述的各种材料和功能。在示例中，绝缘盖层160可以包括诸如面162的面。面162可以位于绝缘盖层160的与第一表面132相对的一侧上。
在图1的示例中，绝缘盖层160可以包括孔洞190。孔洞可以包括处于面162上的第一开口，并且可以延伸至与第一接口侧118相邻的第二开口。例如，第一接触部113a可以沿纵向对准到第二开口内，例如，沿所述孔洞的纵向对准到膛内。在各种示例中，孔洞190的侧壁可以是竖直的、锥形的、弯曲的或者可以是任何其它几何形状。在图1的示例中，孔洞190可以是锥形的，例如，其为通过激光钻孔形成的孔洞。
金属镀敷孔150可以位于孔洞190中。例如，其可以包括第一末端152和第二末端154。第一末端152可以电耦合至第一接触部，例如，接触部113a。第二末端154可以与面162平行。在一些示例中，第二末端154可以与面162共平面或者可以偏离面162，例如，从绝缘盖层160突出。换言之，金属镀敷孔150可以通过绝缘盖层160被暴露。在各种示例中，金属镀敷孔150可以包括但不限于镀敷穿通孔、穿通模具过孔、微过孔等。例如，金属镀敷孔150可以被沿孔洞190的壁沉积，例如，被电镀敷(例如，无电镀敷)、化学沉积、气相沉积等。相应地，金属镀敷孔150可以被定位为沿孔洞190的壁，并且可以包括延伸穿过金属镀敷孔150的内腔。在一些示例中，金属镀敷孔150可以由包括但不限于金、银、锡、铜或者其它导电材料的材料构成。在其它示例中，可以利用导电填充物填充内腔。导电填充物可以包括但不限于金、银、锡、铜或者其它导电材料。在示例中，金属镀敷孔150的材料可以与导电填充物的材料相同。可以如前文关于金属镀敷孔150的沉积所描述的那样将导电填充物沉积到内腔中。在图1的示例中，金属镀敷孔150可以包括位于第二末端154上的导电互连156，例如，焊锡球。
如图1所示，金属镀敷孔150可以被定位为从第一接口侧118到第二接口侧128，以提供用于将第一电子封装110通信耦合至第二电子封装120的封装连接接口。例如，金属镀敷孔150可以将第一接触部113a电耦合至第二接触部123a。例如，金属镀敷孔150可以通过导电互连156(例如，焊锡球或焊膏)电耦合(例如，焊接)至第二接触部123a。相应地，在示例中，金属镀敷孔150可以将第一管芯114电耦合至第二管芯124，以在第一管芯114和第二管芯124之间传送电信号。由于第一电子封装110相对于第二电子封装120的取向的原因，金属镀敷孔150沿金属镀敷孔150的纵轴可以具有10μm、500μm或者它们之间的任何尺寸的尺寸(例如，长度)。例如，第一接口侧118和第二接口侧128可以被定位为紧密靠近，因为第一管芯114和第二管芯124分别位于第一基底112和第二基底122的相对两侧上。相应地，能够减小第一接口侧118和第二接口侧128之间的距离。例如，金属镀敷孔150的尺寸可以比电子封装(例如，第一电子封装110)或管芯(例如，第一电子封装110内的第一管芯114或者多个叠置管芯)的厚度小。
在各种示例中，可以将多个金属镀敷孔150通信耦合在第一电子封装110和第二电子封装120之间。例如，多个金属镀敷孔150可以被定位为从第一接口侧118到第二接口侧128。在一些示例中，至少一个金属镀敷孔150可以位于第一管芯114或第二管芯124的周界内，例如位于第一接口侧118或者第二接口侧128上的对应于相应管芯的周界的位置，如图3的示例中所示并且如文中所述。在示例中，金属镀敷孔150的至少其中之一可以位于第一管芯114和第二管芯124之间，如图1中所示。
图2是根据实施例的三维多封装集成电路组件200的透视图。集成电路组件200可以包括第一电子封装(例如第一电子封装210)以及第二电子封装(例如第二电子封装220)。第一电子封装210或第二电子封装220可以包括叠置管芯封装。在图2的示例中，通过正视图示出了第一电子封装210和第二电子封装220，并且通过截面图示出了第一基底212、第二基底222、公共基底230、金属镀敷孔250和绝缘盖层260。
叠置管芯封装可以包括多个管芯，例如多个管芯114或管芯124。多个管芯可以彼此叠置。例如，上方管芯可以附接至下方管芯的顶表面，等等。在各种示例中，多个管芯可以通过焊锡、管芯附接膜、粘合剂等彼此附接。多个管芯可以分别位于第一管芯表面216或第二管芯表面226上。叠置管芯可以包括任何数量的管芯，包括但不限于2、4、16、32个管芯或者其它数量的管芯。在图2所示的示例中，管芯的对准可以是交错的，以暴露每个管芯的顶面的一部分。所暴露的部分可以包括用于将管芯电耦合至基底(例如，对应的第一封装基底212或第二封装基底222)的接触焊盘。例如，可以将诸如导线215的导线接合在基底(例如，第一基底212)和管芯(例如，第一管芯214)之间。可以将导线225电耦合在多个第二管芯224中的一个或多个第二管芯224与第二基底222之间。相应地，管芯可以被电耦合至它们各自的基底。通过将多个管芯引线接合至基底，能够通过减小对用于将管芯电耦合起来或者将多个管芯电耦合至基底的穿硅过孔的需求而节省多个管芯上的空间。
第二基底222可以通过一个或多个金属镀敷孔(例如金属镀敷孔250)电耦合至第一基底212。在示例中，金属镀敷孔250可以电耦合至多个第一封装管芯214中的一者或多者以及多个第二封装管芯224中的一者或多者。例如，位于第二基底222上的多个第二接触部(例如第二接触部223a)可以电耦合至第一基底212的多个相应的第一接触部，例如接触部213a。在各种示例中，第一接触部213a可以电耦合至第一管芯214或者公共基底230。例如，在一些示例中，第一接触部213a可以电耦合(例如，通过导线244引线接合)至接触部236a。相应地，第二电子封装220的多个管芯224可以通过第一封装基底212电耦合至公共基底230。例如，公共基底230可以通过第一封装基底212电耦合至多个第一封装管芯214和多个第二封装管芯224。
第一电子封装210或第二电子封装220可以包括绝缘盖层，如图2所示。例如，第一电子封装210可以包括第一绝缘盖层240。第一绝缘盖层240可以包封多个第一管芯214。在另一个示例中，第二电子封装220可以包括第二绝缘盖层280。第二绝缘盖层可以包封多个第二管芯224。诸如第三绝缘盖层260的绝缘盖层可以设置在第一电子封装210之上。换言之，绝缘盖层260可以包封多个第一管芯214和公共基底230的第一侧232。
如图2的示例中所示，多个金属镀敷孔的至少其中之一(例如金属镀敷孔250)可以位于多个第一管芯214的至少其中之一与多个第二管芯224的至少其中之一之间。例如，金属镀敷孔250的尺寸可以比电子封装(例如，第一电子封装210)或管芯(例如，多个第一管芯214(例如，叠置管芯))的厚度小。在示例中，金属镀敷孔250沿金属镀敷孔250的纵向方向(例如，在第一封装210和第二封装220之间)可以包括10μm、500μm或者它们之间的任何尺寸的尺寸。
图3示出了根据实施例的多封装集成电路组件300的诸如基底312的基底的顶视图的示例。在一些示例中，第一电子封装110、第一电子封装210、第二电子封装120或者第二电子封装220可以包括基底312。基底312可以包括多个接触部，例如接触部313c。在图3的示例中，多个接触部313c可以被配置为用于电耦合至金属镀敷孔，例如金属镀敷孔150或金属镀敷孔250。在图3的示例中，多个接触部313c可以被布置成诸如栅格图案的图案。例如，多个接触部313c可以通过一个或多个金属镀敷孔电耦合至第一电子封装(例如，电子封装110或电子封装210)或者第二电子封装(例如，第二电子封装120或第二电子封装220)。第一电子封装或第二电子封装可以包括具有相同图案的多个接触部(管芯互连)以及多个接触部313c。相应地，第一电子封装或第二电子封装的接触部图案可以被配置为能够与其它电子封装或电子装置互换。
多个接触部313c的至少其中之一可以位于诸如第一管芯或第二管芯的一个或多个管芯的周界302内。在另一个示例中，多个金属镀敷孔的至少其中之一可以位于第一管芯的周界或者第二管芯的周界内。如文中所述，周界302可以包括基底312上的对应于相应管芯的周界的位置。在电子封装包括诸如叠置管芯214或者叠置管芯224的叠置管芯的情况下，周界302可以包括基底312上的对应于叠置管芯内的管芯中的任一个的周界或者叠置管芯内的所有管芯的组合周界的位置。相应地，金属镀敷孔可以位于第一管芯和第二管芯之间。
可以通过使金属镀敷孔位于第一管芯和第二管芯之间而降低金属镀敷孔(例如，沿纵向)的尺寸。例如，金属镀敷孔可以包括10μm、500μm或者它们之间的任何尺寸的尺寸。使金属镀敷孔位于第一管芯和第二管芯之间能够增大第一电子封装和第二电子封装之间的金属镀敷孔的数量。例如，通过将第一基底和第二基底定位在第一管芯和第二管芯之间，能够使用第一基底和第二基底的位于第一管芯和第二管芯之间的区域(例如，中央部分)将第一电子封装电耦合至第二电子封装。
在另一个示例中，基底312的翘曲可能引起第一基底和第二基底之间的尺寸可变性。可以在封装的中央部分中减少翘曲的影响。在示例中，中央部分可以位于基底312的长度或宽度的中央的50％中。尺寸的可变性(例如，与翘曲或容差有关)在中央部分中可以较小，并且朝向基底的周界可能更大。使多个金属镀敷孔位于基底的中央部分中能够减小基底翘曲对将金属镀敷孔电耦合在第一电子封装和第二电子封装之间的影响。相应地，多个金属镀敷孔(例如，金属镀敷孔的第二末端154)可以包括基本上呈平面的对准。例如，能够使第二末端(例如第二末端154)在垂直于基底(例如基底112或基底212)的方向上在小于150微米(例如，30微米到100微米)的容差内被对准。
在示例中，使多个接触部(例如接触部313c)(以及相应地，金属镀敷孔)位于基底312的中央部分中能够减小电子封装的尺寸，因为能够使更多的电连接位于第一管芯和第二管芯之间。相应地，能够对应于位于基底的中央部分以外或者管芯的周界以外的电连接的数量的减小而减小管芯与基底的周界之间的空间。在另一个示例中，由于第一封装和第二封装可以包括位于电子封装的中央部分中(例如，处于第一管芯和第二管芯之间)的接触部，因而第一电子封装和第二电子封装是可互换的。例如，第一电子封装和第二电子封装可以具有相同的尺寸、相同的接触部图案或两者。
在图3的示例中，基底312可以包括多个接触部313d。例如，多个接触部313d可以位于基底312的周界周围。换言之，多个接触部313d可以位于基底312的周界和多个接触部313c之间。多个接触部313d可以电耦合至基底上的多个接触部313c或者其它接触部，例如位于基底312的管芯侧或接口侧上的一个或多个接触部。在示例中，多个接触部313d可以电耦合至公共基底，例如，如前文所述的公共基底130或公共基底230。例如，多个接触部313d可以引线接合至多个接触部，例如，位于公共基底130上的多个接触部136a。相应地，第一管芯和第一电子封装以及第二管芯和第二电子封装可以电耦合至公共基底。
图4a-图4e描绘了制作多封装集成电路组件的过程的方法400的示例，所述多封装集成电路组件例如是包括位于第一和第二相应电子封装的管芯之间的至少一个金属镀敷孔的多封装集成电路组件，例如，先前在文中的示例中描述并且如(例如)图1-3中所示的集成电路组件100或集成电路组件200。在描述方法400的过程中，参考先前文中描述的一个或多个部件、特征、功能和过程。在方便的情况下，利用附图标记来参考所述部件、特征和过程等。所提供的附图标记只是示例性的，而非排他性的。例如，方法400中描述的特征、部件、功能和过程等包括但不限于文中提供的带有对应附图标记的要素。也可以考虑文中描述的其它对应特征(既包括有附图标记的也包括没有附图标记的)及其等价方案。
在图4a，可以提供第一电子封装410。第一电子封装410可以包括具有第一管芯侧416和第一接口侧418的第一封装基底412。第一管芯可以电耦合至第一管芯侧416。第一管芯侧可以包括至少一个接触部413b。在示例中，第一管芯可以引线接合至第一管芯侧，例如引线接合至第一接触部413b。第一接口侧418可以包括第一接触部413a。第一接触部413a可以例如通过第一接触部413b电耦合至第一管芯。在其它示例中，第一接触部413a可以是多个第一接触部之一。例如，多个第一接触部可以被布置为将bga附接在第一接口侧418上。在另一个示例中，可以将接触部的至少其中之一形成在第一接口侧418的中央部分中，例如，形成在第一基底412的对应于第一管芯的周界的区域内。
在图4a的示例中，第一电子封装410包括具有附接到一起的多个管芯的叠置管芯封装414。叠置管芯封装414的多个管芯可以引线接合至第一封装基底412。例如，叠置管芯封装414中的至少一个管芯可以引线接合至第一接触部413b(例如，通过导线415)，以通过第一接触部413a将第一叠置管芯封装414电耦合至第一接触部413a(例如，位于第一接口侧418上)。例如，第一接触部413a可以通过第一基底412(例如，通过第一基底412的一个或多个布线层或电路互连)电耦合至第一接触部413b。在其它示例中，第一管芯或第一叠置管芯414可以焊接或者以其它方式电耦合至第一接触部213a。可以将第一封装绝缘盖层440施加到第一管芯或者第一管芯侧416上，以构建第一电子封装410。例如，可以利用第一绝缘盖层440包封诸如第一叠置管芯414的第一管芯，如文中前文所述。
在图4b，公共基底430的第一表面432可以附接至第一电子封装410。例如，公共基底430的第一表面432可以借助于粘合剂、管芯附接膜、焊锡等附接至第一电子封装410。在图4b-图4e的示例中，公共基底430可以通过粘合剂438附接至第一电子封装410。在示例中，公共基底430可以附接至第一电子封装410的与第一封装基底412相对的面142。第一叠置管芯414可以位于第一表面432和第一管芯侧416之间。
第一封装基底412可以电耦合至公共基底430。例如，第一接触部413a可以电耦合至接触部436a。在图4b的示例中，第一接触部413a例如通过导线444引线接合至接触部436a。在另一个示例中，第一基底412的多个第一接触部(例如，接触部413a)可以例如通过引线接合而电耦合至公共基底430的多个对应接触部(例如，436a-b)。
在图4c，可以将诸如绝缘盖层460的绝缘盖层施加至第一电子封装410。例如，可以施加绝缘盖层460以覆盖第一表面432并覆盖第一电子封装410。换言之，绝缘盖层460可以包封第一表面432上的第一电子封装410。
绝缘盖层460可以包括多个孔洞，例如孔洞490。例如，孔洞可以形成在绝缘盖层的一个面中，例如，形成在面462中。孔洞可以被形成为包括位于面462上的第一开口以及位于第一接口侧418上的第二开口。接触部413a可以位于第二开口内。例如，可以将第一接触部413a沿纵向方向对准到第二开口内，例如，沿孔洞的纵向方向对准到孔洞的内腔内。在示例中，可以通过从面462向第一接口侧418对绝缘盖层460进行激光钻孔而形成孔洞460。在各种示例中，孔洞490的侧壁可以被形成为竖直的、锥形的、弯曲的或者是任何其它几何形状。在图4c的示例中，孔洞490是锥形的，例如，通过激光钻孔形成的孔洞。
在图4d，可以在孔洞(例如孔洞490)内形成多个金属镀敷孔，例如金属镀敷孔450。例如，多个金属镀敷孔可以被定位为从第一接口侧418到面462。在示例中，金属镀敷孔490可以被形成为沿金属镀敷孔490的纵轴具有10μm、500μm或者它们之间的任何尺寸的尺寸。可以将金属镀敷孔镀敷到孔洞中，例如，沉积在孔洞490的侧壁上。例如，可以通过电镀敷(例如，无电镀敷)、化学沉积、气相沉积等沉积金属镀敷孔450。相应地，金属镀敷孔450可以被定位为沿孔洞490的壁。在一些示例中，金属镀敷孔450可以由包括但不限于金、银、锡、铜或者其它导电材料的材料构成。相应地，诸如金属镀敷孔450的金属镀敷孔可以电耦合至第一接触部413a。例如，在图4d的示例中，可以将多个金属镀敷孔电耦合至位于第一接口侧418上的多个相应第一接触部，例如，第一接触部413a。
在示例中，金属镀敷孔450可以包括延伸穿过金属镀敷孔450的内腔。在其它示例中，可以利用导电填充物或者非导电填充物填充所述内腔。导电填充物可以包括但不限于焊锡、金属镀敷(例如，金、银、锡、铜或者其它导电材料)、聚合物(例如，环氧树脂)等。在示例中，金属镀敷孔450的材料可以是与导电填充物相同的材料。可以如前文关于金属镀敷孔450的沉积所描述的那样将导电填充物沉积到所述内腔中。
在图4e，金属镀敷孔450可以电耦合至第二电子封装420。第二电子封装420可以包括第二封装基底422和第二管芯。第二封装基底422可以包括第二管芯侧426和第二接口侧428。第二接触部423a可以位于第二接口侧428上，并且电耦合至第二管芯。金属镀敷孔450可以电耦合至第二接触部423a。例如，在图4的示例中，金属镀敷孔450可以包括位于第二末端454上的导电互连456，例如焊锡球。金属镀敷孔450可以通过导电互连456(例如，焊锡球或焊膏)电耦合(例如，焊接)至第二接触部423a。在一些示例中，第二接触部423a是被布置为将bga附接在第二接口侧428上的多个第二接触部之一。例如，第二电子封装420可以被配置为具有与第一电子封装的接触部图案相同的接触部图案。在一些示例中，诸如接触部423a的多个接触部可以形成在第二接口侧428的中央部分中的位置中。例如，一个或多个接触部423a可以位于第二管芯的周界内(例如，与图3的示例类似)。中央部分可以位于第二基底422的长度或宽度的中央的50％中。在示例中，第二电子封装420可以具有与第一电子封装410相同的尺寸。例如，第一电子封装410和第二电子封装420可以被配置为是可互换的。在图4a-图4e的示例中，第二电子封装420可以被提供作为(或者例如被构造成)具有附接到一起的多个叠置管芯414的叠置管芯封装。在一些示例中，第二管芯或者多个第二管芯424可以例如通过导线425引线接合至第二管芯侧426。可以将第二封装绝缘盖层280施加在第二管芯(或多个第二叠置管芯414)或者第二管芯侧426上，以构建第二电子封装420。
将金属镀敷孔(例如，多个金属镀敷孔450)耦合至第二电子封装420可以包括从第一接口侧418到第二接口侧428形成金属镀敷孔中的一者或多者。例如，可以将金属镀敷孔450电耦合在第一电子封装410和第二电子封装420之间，在第一管芯(例如，第一叠置管芯414)和第二管芯(例如，第二叠置管芯424)之间的位置上。在示例中，金属镀敷孔450的至少其中之一可以位于第一管芯(例如，第一叠置管芯414)的周界内。例如，金属镀敷孔450可以在第二基底422上的对应于第二管芯或第二叠置管芯424的周界的位置(例如，接触部423a的位置)处电耦合到第二基底422。在另一个示例中，金属镀敷孔450可以被形成为或者被配置为沿金属镀敷孔450的纵轴包括10μm、500μm或者它们之间的任何尺寸的尺寸。
在图4e所示的示例中，将金属镀敷孔450电耦合至第二电子封装420可以包括将金属镀敷孔450焊接至位于第二接口侧428上的接触部423a。例如，导电互连456(例如，焊锡)可以被施加至金属镀敷孔450或接触部423a，并被加热以形成电连接。在另一个示例中，第二接触部423a可以是被布置为将bga耦合在第二接口侧428上的多个第二接触部中的一个。bga可以被设置在第二末端(例如，金属镀敷孔450的454)上，或者被设置在第二接触部423a上，例如设置在多个第二接触部上。相应地，第一电子封装410可以通过金属镀敷孔450电耦合至第二电子封装420。
第一管芯(例如，叠置管芯414)和第二管芯(例如，叠置管芯424)可以电耦合至公共基底430，例如电耦合至一个或多个接触部436a或者电接触部436b。例如，多个接触部中的一者或多者(例如，接触部413a或接触部423a)可以通过第一封装基底412电耦合至公共基底430的一个或多个对应接触部(例如，136a-b)。在示例中，第一电子封装410可以电耦合至第二电子封装420，以在第一电子封装410和第二电子封装420之间提供电通信。在第一电子封装410或第二电子封装420包括叠置管芯(例如，图4e的示例中所示的叠置管芯414或叠置管芯424)的情况下，叠置管芯414或叠置管芯424中的多个管芯可以通过第一基底412电耦合至公共基底430。在另一个示例中，在公共基底430上(例如在接触部436b上)形成bga，以将第一电子封装410和第二电子封装420电耦合至电子装置。
图5示出了根据本发明的一个实施例的系统级示图。例如，图5描绘了包括多封装集成电路组件的电子装置(例如，系统)的示例，所述多封装集成电路组件例如是如本公开中所描述的包括通过位于第一和第二相应电子封装的管芯之间的金属镀敷孔电耦合至第二电子封装的第一电子封装的集成电路组件。包含图5以示出本发明的更高级别的装置应用的示例。在一个实施例中，系统600包括但不限于台式计算机、膝上型计算机、上网本、平板电脑、笔记本电脑、个人数字助理(pda)、服务器、工作站、蜂窝电话、移动计算装置、智能电话、internet用具或者任何其它类型的计算装置。在一些实施例中，系统600是片上系统(soc)系统。
在一个实施例中，处理器610具有一个或多个处理内核612和612n，其中，612n表示处理器610内的第n个处理器内核，其中，n是正整数。例如，处理内核612或处理内核612n可以包括如文中的前文所述的第一管芯414或第二管芯124。在一个实施例中，系统600包括多个处理器，包括610和605，其中，处理器605具有与处理器610的逻辑部件类似或等同的逻辑部件。在示例中，处理器610可以包括集成电路组件100。在一些实施例中，处理内核612包括但不限于用于取指令的预取逻辑、用于对指令进行解码的解码逻辑、用于执行指令的执行逻辑等。在一些实施例中，处理器610具有高速缓存存储器616，以对系统600的指令和/或数据进行高速缓存。可以将高速缓存存储器616组织成包括高速缓存存储器的一个或多个等级的分级结构。
在一些实施例中，处理器610包括存储器控制器614，其可用于执行使处理器610能够访问包括易失性存储器632和/或非易失性存储器634的存储器630以及与之通信的功能，在一些实施例中，处理器610与存储器630和芯片组620耦合。在示例中，存储器630可以包括第一电子封装110或者第二电子封装120。处理器610还可以耦合至无线天线678，以与被配置为发射和/或接收无线信号的任何装置通信。在一个实施例中，无线天线接口678根据但不限于ieee802.11标准及其相关系列、homeplugav(hpav)、超宽带(uwb)、蓝牙、wimax或者任何形式的无线通信协议来工作。
在一些实施例中，易失性存储器632包括但不限于同步动态随机存取存储器(sdram)、动态随机存取存储器(dram)、rambus动态随机存取存储器(rdram)和/或任何其它类型的随机存取存储器装置。非易失性存储器634包括但不限于闪速存储器、相变存储器(pcm)、只读存储器(rom)、电可擦可编程只读存储器(eeprom)或者任何其它类型的非易失性存储器装置。
存储器630存储将由处理器610执行的信息和指令。在一个实施例中，存储器630还可以在处理器610执行指令时存储临时变量或者其它中间信息。在所例示的实施例中，芯片组620经由点到点(ptp或者p-p)接口617和622与处理器610连接。芯片组620使处理器610能够连接至系统600中的其它元件。在本发明的一些实施例中，接口617和622根据ptp通信协议(例如
在一些实施例中，芯片组620可用于与处理器610、605n、显示装置640以及其它装置672、676、674、660、662、664、666、677等通信。在示例中，芯片组620可以包括集成电路组件100。芯片组620还可以耦合至无线天线678，以与被配置为发射和/或接收无线信号的任何装置通信。
芯片组620经由接口626连接至显示装置640。显示器640可以是(例如)液晶显示器(lcd)、等离子体显示器、阴极射线管(crt)显示器或者任何其它形式的可视显示装置。在本发明的一些实施例中，处理器610和芯片组620可以合并到单个soc中。此外，芯片组620连接至对各种元件674、660、662、664和666进行互连的一条或多条总线650和655。总线650和655可以经由总线桥672互连到一起。在一个实施例中，芯片组620经由接口624与非易失性存储器660、大容量存储装置662、键盘/鼠标664、网络接口666、智能电视676、消费电子装置677等耦合。在各种示例中，集成电路组件100可以被包括在显示器640、智能电视676、i/o装置674、非易失性存储器660、存储介质662、网络接口666、处理器605或者消费电子装置677中的至少一者或多者中。
在一个实施例中，大容量存储装置662包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器、或者任何其它形式的计算机数据存储介质。在一个实施例中，通过任何类型的公知网络接口标准来实施网络接口666，所述标准包括但不限于以太网接口、通用串行总线(usb)接口、外围部件互连(pci)快速接口、无线接口和/或任何其它适当类型的接口。在一个实施例中，无线接口根据但不限于ieee802.11标准及其相关系列、homeplugav(hpav)、超宽带(uwb)、蓝牙、wimax或者任何形式的无线通信协议来工作。
尽管图5所示的模块被描绘为系统600内的单独的块，但是这些块中的一些所执行的功能可以被集成在单个半导体电路内，或者可以使用两个或更多单独的管芯、电子封装或集成电路组件来实施。例如，尽管高速缓存存储器616被描绘为处理器610内的单独的块，但是高速缓存存储器616(或者616的选定方面)可以被并入处理器内核612中。
各种注释和示例
这些非限制性示例中的每个可以代表其自身，或者可以通过各种置换或组合与其它示例中的一者或多者进行组合。为了更好地例示文中公开的方法和设备，此处提供了实施例的非限制性列表。
示例1是一种多封装集成电路组件，其包括：包括具有第一管芯侧和第一接口侧的第一封装基底的第一电子封装，第一管芯电耦合至所述第一封装基底的所述第一管芯侧；包括具有第二管芯侧和第二接口侧的第二封装基底的第二电子封装，第二管芯电耦合至所述第二封装基底的所述第二管芯侧；将所述第一封装基底和第二封装基底电耦合的金属镀敷孔，其中，所述金属镀敷孔被定位为从所述第一封装基底的接口侧到所述第二封装基底的接口侧；以及附接至所述第一电子封装的公共基底，其中，所述公共基底位于所述第一电子封装的与所述第一封装基底相对的面上，并且所述公共基底通过所述第一封装基底电耦合至所述第一管芯和所述第二管芯。
在示例2中，示例1的主题任选包括：其中，第一封装和第二封装的至少其中之一包括被布置为用于球栅阵列(bga)的多个接触部。
在示例3中，示例1-2中的任何一者或多者的主题任选包括：其中，所述第一管芯和所述第二管芯的至少其中之一是具有附接到一起的多个管芯的叠置管芯封装。
在示例4中，示例3的主题任选包括：其中，所述第二电子封装的多个管芯引线接合至所述第二封装基底。
在示例5中，示例1-4中的任何一者或多者的主题任选包括：其中，所述第二电子封装的多个管芯通过所述第一封装基底电耦合至所述公共基底。
在示例6中，示例1-5中的任何一者或多者的主题任选包括：其中，所述第一电子封装和第二电子封装包括分别位于第一接口侧和第二接口侧的中央部分中的多个接触部。
在示例7中，示例1-6中的任何一者或多者的主题任选包括：其中，所述第一电子封装和所述第二电子封装具有相同的覆盖面积。
在示例8中，示例1-7中的任何一者或多者的主题任选包括：其中，所述第一电子封装和所述第二电子封装的接触部图案是等同的。
在示例9中，示例1-8中的任何一者或多者的主题任选包括：其中，所述第一管芯被引线接合至所述第一管芯侧。
在示例10中，示例1-9中的任何一者或多者的主题任选包括：其中，所述第一封装基底的多个接触部电耦合至所述公共基底的多个对应接触部。
在示例11中，示例1-10中的任何一者或多者的主题任选包括：处于第一管芯和第一管芯侧之上的第一绝缘盖层以及处于第二管芯和第二管芯侧之上的第二绝缘盖层。
在示例12中，示例1-11中的任何一者或多者的主题任选包括：位于第一接口侧和第二接口侧之间的绝缘盖层，其中，所述金属镀敷孔延伸穿过所述绝缘盖层。
在示例13中，示例1-12中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔位于所述第一管芯的周界内。
在示例14中，示例1-13中的任何一者或多者的主题任选包括：被定位为从第一基底的接口侧到第二基底的接口侧的多个金属镀敷孔，其中，所述多个金属镀敷孔位于所述第一管芯的周界内。
在示例15中，示例1-14中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔位于所述第一管芯和所述第二管芯之间。
在示例16中，示例1-15中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔位于所述第二管芯的周界内。
在示例17中，示例1-16中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔沿所述金属镀敷孔的纵轴包括10μm、500μm或者它们之间的任何尺寸的尺寸。
在示例18中，示例1-17中的任何一者或多者的主题任选包括：其中，所述公共基底通过引线接合而电耦合至所述第一封装基底。
在示例19中，示例1-18中的任何一者或多者的主题任选包括：其中，所述公共基底包括bga。
在示例20中，示例1-19中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔电耦合至所述第一管芯和所述第二管芯。
示例21是一种用于将多封装集成电路组件的第一电子封装电耦合至其第二电子封装的方法，所述方法包括：将公共基底的第一表面附接至第一电子封装，所述第一电子封装包括具有第一管芯侧和第一接口侧的第一封装基底，第一管芯位于所述第一表面和所述第一管芯侧之间，其中，所述第一管芯电耦合至所述第一管芯侧，并且所述第一接口侧包括电耦合至所述第一管芯的第一接触部；将所述第一封装基底电耦合至所述公共基底；将绝缘盖层施加在所述第一电子封装上和所述公共基底的第一表面上，其中，所述绝缘盖层的一个面和所述公共基底位于所述第一电子封装的相对两侧上；在所述面中形成孔洞，所述孔洞包括位于所述面上的第一开口和位于所述第一接口侧上的第二开口，其中，所述第一接触部位于所述第二开口内；在所述孔洞中形成金属镀敷孔，所述金属镀敷孔电耦合至所述第一接触部；将所述金属镀敷孔电耦合至第二电子封装，所述第二电子封装包括第二封装基底和第二管芯，所述第二封装基底包括第二管芯侧和第二接口侧，第二接触部位于所述第二接口侧上并且电耦合至所述第二管芯，其中，所述金属镀敷孔电耦合至所述第二接触部。
在示例22中，示例21的主题任选包括：在所述第一接口侧和所述第二接口侧的至少其中之一上形成球栅阵列(bga)的接触部。
在示例23中，示例21-22中的任何一者或多者的主题任选包括：其中，将所述公共基底的第一表面附接至第一电子封装包括附接包括叠置管芯封装的第一电子封装，叠置管芯封装具有附接到一起的多个管芯。
在示例24中，示例23的主题任选包括：将所述多个管芯引线接合至所述第一封装基底。
在示例25中，示例21-24中的任何一者或多者的主题任选包括：形成位于第一接口侧和第二接口侧的至少其中之一的中央部分中的多个接触部。
在示例26中，示例21-25中的任何一者或多者的主题任选包括：将第一管芯和第二管芯的至少其中之一分别引线接合至第一管芯侧和第二管芯侧的其中之一。
在示例27中，示例21-26中的任何一者或多者的主题任选包括：其中，将所述公共基底的第一表面附接至所述第一电子封装包括通过第一封装基底将第一接触部电耦合至第一管芯。
在示例28中，示例21-27中的任何一者或多者的主题任选包括：将第二封装绝缘盖层施加在第二管芯和第二管芯侧上，以构建第二电子封装。
在示例29中，示例21-28中的任何一者或多者的主题任选包括：在所述公共基底上形成球栅阵列(bga)。
在示例30中，示例21-29中的任何一者或多者的主题任选包括：其中，将所述公共基底的第一表面附接至所述第一电子封装包括将所述公共基底附接至所述第一电子封装的与所述第一封装基底相对的面。
在示例31中，示例21-30中的任何一者或多者的主题任选包括：其中，所述第一封装基底被引线接合至所述公共基底。
在示例32中，示例21-31中的任何一者或多者的主题任选包括：其中，将第一封装基底电耦合至公共基底包括将第一封装基底的多个接触部电耦合至公共基底的多个对应接触部。
在示例33中，示例21-32中的任何一者或多者的主题任选包括：其中，将公共基底的第一表面附接至第一电子封装包括利用粘合剂将公共基底的第一表面接合至所述第一电子封装。
在示例34中，示例21-33中的任何一者或多者的主题任选包括：形成位于多个孔洞中的多个金属镀敷孔，所述多个金属镀敷孔被定位为从第一接口侧到第二接口侧，其中，所述多个金属镀敷孔位于第一管芯的周界内。
在示例35中，示例21-34中的任何一者或多者的主题任选包括：其中，形成所述金属镀敷孔包括在第一管芯和第二管芯之间的位置上形成所述金属镀敷孔。
在示例36中，示例21-35中的任何一者或多者的主题任选包括：其中，形成所述金属镀敷孔包括在所述第二管芯的周界内形成所述金属镀敷孔。
在示例37中，示例21-36中的任何一者或多者的主题任选包括：其中，形成所述金属镀敷孔包括形成沿所述金属镀敷孔的纵轴具有10μm、500μm或者它们之间的任何尺寸的尺寸的金属镀敷孔。
在示例38中，示例21-37中的任何一者或多者的主题任选包括：其中，形成所述金属镀敷孔包括通过将所述金属镀敷孔无电镀敷到所述孔洞中而形成所述金属镀敷孔。
在示例39中，示例21-38中的任何一者或多者的主题任选包括：其中，形成所述金属镀敷孔包括利用导电材料填充所述金属镀敷孔。
在示例40中，示例21-39中的任何一者或多者的主题任选包括：其中，形成所述孔洞包括从所述面向所述第一接口侧激光钻出所述孔洞。
在示例41中，示例21-40中的任何一者或多者的主题任选包括：通过引线接合将所述第一封装基底电耦合至所述公共基底。
在示例42中，示例21-41中的任何一者或多者的主题任选包括：其中，将所述金属镀敷孔电耦合至所述第二电子封装包括通过所述第一封装基底将所述第二封装基底的多个接触部电耦合至所述公共基底的多个对应接触部。
在示例43中，示例21-42中的任何一者或多者的主题任选包括：其中，将所述金属镀敷孔电耦合至所述第二电子封装包括将第一电子封装电耦合至第二电子封装，以用于第一电子封装和第二电子封装之间的电通信。
在示例44中，示例21-43中的任何一者或多者的主题任选包括：将第一管芯和第二管芯电耦合至公共基底。
在示例45中，示例21-44中的任何一者或多者的主题任选包括：其中，将所述金属镀敷孔电耦合至所述第二电子封装包括电耦合具有与第一电子封装相同的尺寸的第二电子封装。
在示例46中，示例21-45中的任何一者或多者的主题任选包括：其中，将所述金属镀敷孔电耦合至所述第二电子封装包括电耦合具有与第一电子封装的接触部图案等同的接触部图案的第二电子封装。
在示例47中，示例21-46中的任何一者或多者的主题任选包括：其中，将所述金属镀敷孔电耦合至所述第二电子封装包括电耦合包括叠置管芯封装的第二电子封装，叠置管芯封装具有附接到一起的多个管芯。
在示例48中，示例47的主题任选包括：通过所述第一封装基底将所述第二电子封装的多个管芯电耦合至所述公共基底。
示例49是一种三维多封装集成电路组件，其包括：包括具有第一管芯侧和第一接口侧的第一封装基底的第一电子封装，多个第一封装管芯电耦合至所述第一封装基底的第一管芯侧；包括具有第二管芯侧和第二接口侧的第二封装基底的第二电子封装，多个第二封装管芯电耦合至所述第二封装基底的所述第二管芯侧；将所述第一封装基底和所述第二封装基底电耦合的金属镀敷孔，其中，所述金属镀敷孔被定位为从所述第一封装基底的接口侧到所述第二封装基底的接口侧；以及附接至所述第一电子封装的公共基底，其中，所述公共基底位于所述第一电子封装的与所述第一封装基底相对的面上，并且所述公共基底电耦合至所述第一封装基底和所述第二封装基底，并且所述第二封装基底通过所述第一封装基底电耦合至所述公共基底。
在示例50中，示例49的主题任选包括：其中，第一封装和第二封装的至少其中之一包括被布置为用于球栅阵列(bga)的多个接触部。
在示例51中，示例49-50中的任何一者或多者的主题任选包括：其中，所述多个第二封装管芯引线接合至第二封装基底。
在示例52中，示例49-51中的任何一者或多者的主题任选包括：其中，所述多个第二封装管芯通过所述第一封装基底电耦合至所述公共基底。
在示例53中，示例49-52中的任何一者或多者的主题任选包括：其中，所述第一电子封装和所述第二电子封装包括分别位于所述第一接口侧和所述第二接口侧的中央部分中的多个接触部。
在示例54中，示例49-53中的任何一者或多者的主题任选包括：其中，所述第一电子封装和所述第二电子封装具有相同的覆盖面积。
在示例55中，示例49-54中的任何一者或多者的主题任选包括：其中，所述第一电子封装和所述第二电子封装的接触部图案是等同的。
在示例56中，示例49-55中的任何一者或多者的主题任选包括：其中，所述多个第一封装管芯被引线接合至所述第一管芯侧。
在示例57中，示例49-56中的任何一者或多者的主题任选包括：其中，所述第一封装基底的多个接触部电耦合至所述公共基底的多个对应接触部。
在示例58中，示例49-57中的任何一者或多者的主题任选包括：处于所述多个第一封装管芯和第一管芯侧之上的第一绝缘盖层以及处于所述多个第一封装管芯和第二管芯侧之上的第二绝缘盖层。
在示例59中，示例49-58中的任何一者或多者的主题任选包括：处于第一封装和所述公共基底的第一侧之上的第三绝缘盖层。
在示例60中，示例49-59中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔位于所述多个第一封装管芯的周界内。
在示例61中，示例49-60中的任何一者或多者的主题任选包括：被定位为从第一基底的接口侧到第二基底的接口侧的多个金属镀敷孔，其中，所述多个金属镀敷孔位于所述多个第一封装管芯的周界内。
在示例62中，示例49-61中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔位于所述多个第一封装管芯和所述多个第二封装管芯之间。
在示例63中，示例49-62中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔位于所述多个第二封装管芯的周界内。
在示例64中，示例49-63中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔沿所述金属镀敷孔的纵轴包括10μm、500μm或者它们之间的任何尺寸的尺寸。
在示例65中，示例49-64中的任何一者或多者的主题任选包括：其中，所述公共基底通过引线接合而电耦合至所述第一封装基底。
在示例66中，示例65的主题任选包括：其中，所述公共基底包括bga。
在示例67中，示例49-66中的任何一者或多者的主题任选包括：其中，所述金属镀敷孔电耦合至所述多个第一封装管芯和所述多个第二封装管芯。
在示例68中，示例49-67中的任何一者或多者的主题任选包括：其中，所述公共基底通过所述第一封装基底电耦合至所述多个第一封装管芯和所述多个第二封装管芯。
这些非限制性示例中的每一个可以代表其自身，或者可以通过各种置换或组合与其它示例中的一者或多者进行组合。
上面的具体实施方式包括对附图的参考，附图形成了具体实施方式的一部分。附图通过例示的方式示出了可以实践本发明的具体实施例。文中又将这些实施例称为“示例”。这样的示例可以包括除了所示或所描述的要素以外的要素。然而，本发明人也设想了仅提供所示或所描述的那些要素的示例。此外，本发明人还设想了使用关于特定示例(或其一个或多个方面)、或者关于文中所示或所描述的其它示例(或其一个或多个方面)所示或所描述的那些要素的任何组合或者置换的示例(或其一个或多个方面)。
假设在本文和通过引用而并入的任何文献之间的用法存在不一致，那么以本文中的用法为主导。
在本文中，术语“一”用于包括一个或多于一个，其独立于“至少一个”或者“一个或多个”的任何其它实例或用法，这是专利文献中所常见的。在本文中，使用术语“或”表示非排他性或，使得“a或b”包括“a而非b”、“b而非a”以及“a和b”，除非另行指出。在本文中，术语“包括”和“在其中”用作相应术语“包含”和“其中”的通俗用语同义词。而且，在下述权利要求中，术语“包括”和“包含”是开放性的，即，除了包括在权利要求中的这种术语之后所列举的要素之外还包括其它要素的系统、装置、物品、组成、配方或过程仍然被认为落在该权利要求的范围内。此外，在下述权利要求中，术语“第一”、“第二”和“第三”等仅用作标签，而非意在对对象施加数字方面的要求。
文中描述的方法示例可以至少部分地通过机器或者计算机实施。一些示例可以包括被编码有指令的计算机可读介质或机器可读介质，所述指令可用于将电子装置配置为执行上文的示例中描述的方法。这样的方法的实施方式可以包括代码，例如，微码、汇编语言代码或者高级语言代码等。这样的代码可以包括用于执行各种方法的计算机可读指令。所述代码可以形成计算机程序产品的部分。此外，在示例中，所述代码可以在(例如)执行期间或者其它时间被有形地存储在一个或多个易失性、非暂态、或者非易失性有形计算机可读介质上。这些有形计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如，压缩磁盘和数字视频盘)、盒式磁带、存储卡或记忆棒、随机存取存储器(ram)以及只读存储器(rom)等。上述说明旨在进行例示而非构成限制。例如，可以将上文所述的示例(或者其一个或多个方面)相互结合使用。例如，本领域普通技术人员在回顾上述说明时可以使用其它实施例。提供摘要以符合37c.f.r.§1.72(b)，以允许读者快速确定本技术公开的实质。在理解摘要不应被用于解释或限制权利要求的范围和含义的情况下提交摘要。而且，在上面的具体实施方式中，可以将各种特征汇集在一起，以精简本公开。这不应被解释为表示未主张保护的所公开的特征对于任何权利要求而言是必不可少的。更确切地说，本发明的主题可以存在于少于所公开的特定实施例的全部特征中。因而，在此将下面的权利要求作为示例或实施例并入具体实施方式中，每个权利要求凭借其自身作为单独的实施例，并且可以设想，这样的实施例可以按照各种组合或者置换而相互组合。应当参考所附权利要求连同为这样的权利要求赋予权力的等同物的完整范围来确定本发明的范围。