本公开总体上涉及半导体封装领域，并且具体而言，涉及用于具有改 进的电气性能的半导体封装的方法和设备。
背景技术：
半导体管芯常规上经由封装基底连接到较大的电路板，例如主板和其 它类型的印刷电路板(PCB)。封装基底典型地具有两组连接点，第一组用 于连接到管芯或多个管芯，并且较不密集排列的第二组用于连接到PCB。 封装基底一般由多个有机绝缘或电介质层和形成绝缘层之间的迹线的多个 图案化导电层的交替序列构成。带状线和微带是两种常见的用于封装基底 的集成电路设计。带状线架构具有夹在两个接地平面之间的信号线层。微 带架构仅具有处于信号线层下方的接地平面。在大部分应用中，带状线相 对于微带是优选的，因为其具有较低的串扰，尽管其需要附加的层。集成 电路技术的持续进步已经导致对具有更少层、更高电气性能和更低串扰的 封装基底的需求。
附图说明
在附图的图中通过示例而非限制的方式例示了本文描述的实施例，在 附图中，相似的附图标记指示相似的特征。以下附图为例示性的，并且根 据本文描述的主题，可以使用其它处理技术或阶段。附图未必按比例绘制。 此外，已经省略了一些常规细节，以免使本文描述的发明构思难以理解。
图1是根据本公开的一些实施例的示例性集成电路封装的示意图。
图2A是根据本公开的一些实施例的在封装基底的表面上具有微带布 线和电接地导电层的示例性集成电路封装基底的截面图的示意图。
图2B和2C是根据本公开的一些实施例的在封装基底的表面上具有微 带布线和电接地导电层的示例性集成电路封装基底的顶部平面图的示意 图。
图3A-3F是根据本公开的一些实施例的制造在封装基底的表面上具有 微带布线和电接地金属层的示例性集成电路封装基底的示意图。
图4A-4D是根据本公开的一些实施例的示出电接地表面导电层的形成 的示例性集成电路封装基底的截面图的示意图。
图5是根据本公开的一些实施例的制造在封装基底的表面上具有微带 架构和电接地导电层的示例性集成电路封装基底的方法的流程图。
图6A是根据本公开的一些实施例的具有微带布线和电接地表面导电 层、并示出经校正的阻抗微分的示例性集成电路封装的截面图的示意图。
图6B是根据本公开的一些实施例的示出了经校正的阻抗微分的图6A 中的信号线的顶部平面图的示意图。
图7A和7B是可以用于本文公开的IC结构的实施例中的任何实施例 的晶片和管芯的顶视图。
图7C是可以用于本文公开的集成电路结构的实施例中的任何实施例 的集成电路器件的截面侧视图。
图8是可以包括本文公开的集成电路结构的实施例中的任何实施例的 集成电路器件组件的截面侧视图。
图9是可以包括本文公开的IC结构的实施例中的任何实施例的示例性 计算装置的框图。
具体实施方式
本文公开了具有作为顶部信号金属化层的微带传输线、以及封装基底 的表面上的电连接到封装基底内部的接地平面的导电层的集成电路封装基 底，以及相关结构、装置和方法。例如，在一些实施例中，集成电路封装 基底可以包括内部接地平面、作为顶部传输线层的微带信号层、以及封装 基底表面上的电连接到封装基底中的内部接地平面的导电层。在一些实施 例中，集成电路封装基底还可以包括内部接地平面和微带信号层之间的电 介质层、以及微带信号层上的阻焊剂层。在一些实施例中，集成电路封装 基底还可以包括电介质和阻焊剂层的不同厚度，以通过具有与表面接地层 相比更接近内部接地层的微带信号层而优化电气性能。在一些实施例中， 集成电路封装基底可以包括对微带传输线几何形状的改变以使处于表面导 电层下方或被表面导电层覆盖的区域的阻抗值与表面导电层未覆盖的区域 的阻抗值匹配。
常规微带电路架构包括基底、设置于基底之上的接地平面结构、设置 于接地平面结构之上的电介质层以及设置于电介质层之上的导体带结构 (即，导电材料或超导电材料的带)。在这种布置中，有单个接地平面用于 给定导体带，并且导体带由电介质层与接地平面分隔。这种传输线可以称 为“微带线”。
常规带状线电路架构包括基底、设置于基底之上的下方接地平面、设 置于下方接地平面之上的下方电介质层、设置于下方电介质层之上的导体 带、设置于导体带之上的上方电介质层、以及设置于上方电介质层之上的 上方接地平面。在这种布置中，有两个接地平面用于给定导体带，并且导 体带由相应电介质层与每个接地平面分隔(即，导体带被提供或夹在两个 接地平面之间)。这种传输线可以称为“带状线”。
封装基底可以是多层的，例如，其中多个微带和带状线架构堆叠在彼 此顶上，以形成封装基底堆积层。在这种架构中，带状线结构的上方接地 平面层可以充当下一微带或带状线结构堆叠体的下方接地平面层，并且上 方电介质层可以充当沉积下一接地平面层的基底。
高性能电子产品典型地结合了带状线布线而不是微带布线，因为带状 线布线提供了优异的远端串扰性能，例如，降低的串扰和高的热机械可靠 性。从电气性能的角度讲，带状线传输线的优越性可能至少部分是由于这 样的现象：带状线构造能够支持奇偶模式的平衡波传播，实现了理论上的 零的远端串扰。然而，带状线性能的益处是以额外的电介质和接地层为代 价而获得的，包括总封装制造成本增大且z高度(这里也称为厚度)增大。
本文描述的各种集成电路结构提供了具有改进的远端串扰性能的微带 布线的封装基底。具体而言，本文公开的一些实施例提供了一种包括封装 基底的半导体封装组件，该封装基底具有处于最上方金属化层上的微带架 构，以及封装基底的表面上的电耦合到封装基底内部的接地平面的电接地 金属层，以生成一种结构，其中微带信号线层是顶部传输线层并且夹在两 个接地层之间，以使串扰减小并且电气性能得到改进。本文公开的是一种 包括封装基底的集成电路封装，该封装基底具有内部接地平面层、电介质 层、微带传输线层、阻焊剂层、以及封装基底表面上的通过过孔电连接到 微带线结构的内部接地平面层的电接地金属层。这里也可以将内部接地层 称为内部接地平面和内部接地平面层。于是，本文公开的各种实施例可以 提供一种集成电路封装，其中通过向封装基底增加单个层，微带线实际被 顶部和底部接地平面夹置，如在带状线结构中那样。在本文公开的各种实 施例中，电接地表面金属层(本文也称为表面导电层、表面导电平面、表 面接地层或表面接地平面)可以覆盖封装基底的整个暴露表面或覆盖暴露 表面的仅一部分。在一些实施例中，例如，表面导电层可以是构成管芯的 框架的无电镀金属层，使得未被管芯覆盖的、以及可选的未被底部填充料 覆盖的整个区域被表面导电层覆盖。在一些实施例中，可以对表面导电层 进行图案化以覆盖封装基底的表面的仅一部分，例如，覆盖管芯一侧上的 矩形区域并且留下其余表面不被覆盖。本文公开的各种实施例还提供用于 改变层厚度以通过将信号层放置成距内部接地平面比距表面导电层更近而 优化电气性能。
在以下详细描述中，使用本领域的技术人员通常采用的术语描述例示 性实施方式的各方面以向本领域的技术人员传达其工作的实质。例如，如 本文使用的，“高k电介质”是指介电常数高于氧化硅的材料。在另一个示 例中，使用术语“互连”描述由导电材料形成的用于提供通往与集成电路 (IC)相关联的一个或多个部件的电连接或/和各种这种部件之间的电连接 的任何元件。通常，“互连”可以指沟槽(有时也称为“线”)和过孔二者。 通常，使用术语“沟槽”以描述由互连支持层隔离的导电元件，互连支持 层典型包括在IC芯片的平面内提供的层间低k电介质。这种沟槽典型地被 堆叠成几个层级。另一方面，使用术语“过孔”描述通过绝缘层延伸并将 不同导电层的两个或更多沟槽互连的导电元件。为此，提供了大体上垂直 于IC封装的平面的过孔。过孔可以将相邻层级中的两个沟槽或非相邻层级 中的两个沟槽互连。典型地，微过孔具有小于或等于150微米(μm)的直 径。术语“金属化堆叠体”是指用于提供通往IC封装的不同电路部件的连 接的一个或多个互连的堆叠体。如本文使用的，可以互换地使用术语“导 体带”、“互连”、“线”、“导线”、“传输线”、“信号线”、“迹线”和“布线” 来描述IC封装的电路。
在整个说明书中以及在权利要求中，术语“连接”表示被连接的事物 之间的直接连接，例如电、机械或磁性连接，而没有任何居间装置。术语 “耦合”表示被连接或通过一个或多个无源或有源居间装置被间接连接的 事物之间的直接或间接连接，例如直接电、机械或磁性连接。术语“电路” 或“模块”可以指被布置成彼此合作以提供期望功能的一个或多个无源和/ 或有源部件。术语“信号”可以指至少一个电流信号、电压信号、磁性信 号或数据/时钟信号。“一”和“所述”的含义包括复数个引用。“在……中” 的含义包括“在……中”和“在……上”。
除非另作说明，否则使用序数形容词“第一”、“第二”和“第三”等 描述共同的对象，仅指示相似对象的不同实例正被提及，而并非意在暗示 这样描述的对象必须采用时间、空间上的给定序列、排序、或任何其它方 式。
出于本公开的目的，短语“A和/或B”和“A或B”表示(A)、(B) 或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、 (C)、(A和B)、(A和C)、(B和C)或(A、B和C)。在参考测量范围 使用时，术语“之间”包括测量范围的端值。如这里使用的，表示法“A/B/C” 表示(A)、(B)和/或(C)。
如果有的话，说明书和权利要求中的术语“左”、“右”、“前”、“上”、 “下”、“后”、“顶部”、“底部”、“之上”、“之下”、“上”、“之间”等用于 描述性目的，并且未必用于描述永久性的相对位置。例如，一层之上或之 下的另一层可以直接与该层接触或者具有一个或多个居间层。此外，两层 之间的一层可以直接与两层接触，或者可以具有一个或多个居间层。相反， 在第二层“上”的第一层与该第二层直接触。类似地，除非明确做出其它 表述，两个特征之间的一个特征可以与相邻特征直接接触或可以具有一个 或多个居间层。
说明书使用短语“在实施例中”，其可以指相同或不同实施例中的一个 或多个。此外，如关于本公开的实施例所使用的，术语“包括”、“具有” 等是同义词。
在以下描述中，论述了众多细节以提供对本公开实施例的更透彻解释。 然而，本领域技术人员要领会，可以无需这些具体细节来实践本公开的实 施例。在其它情况下，以框图形式而非细节示出了公知的结构和器件，以 避免使本公开的实施例难以理解。
图1是根据各种实施例的具有封装基底的集成电路结构100的一部分 的截面图，该封装基底具有作为最上信号层的微带布线以及电耦合到内部 接地平面的表面导电层。组件100可以包括集成电路封装，该集成电路封 装具有管芯102、封装基底104和封装基底顶表面上的电接地并电耦合138 到封装基底内的接地平面的导电层106。组件100可以包括连接到封装基底 104的管芯102，该封装基底104具有第一级互连侧108和第二级互连侧110。 管芯102的器件侧可以经由第一级互连(FLI)108耦合到封装基底104。 在一些实施例中，管芯102和封装基底104之间的区域可以利用底部填充 料140填充，底部填充料可以是模制化合物或用于填充管芯102和封装基 底104之间的间隙的任何其它适当材料。底部填充料140可以使用任何适 当技术来施加，例如转移模具、毛细管底部填充或作为导热接合(TCB) 工艺的部分的环氧树脂助焊剂。在一些实施例中，底部填充料140可以延 伸超过由管芯102界定的区域。组件100可以包括耦合到封装基底104或 耦合到层叠封装(PoP)构造中的另一管芯的多个管芯。封装基底104可以 经由第二级互连(SLI)110耦合到另一电部件(未示出)，例如主板。封装 基底104可以包括电通路，以在FLI 108和SLI 110之间为信号或功率布线， 如本领域中所公知的那样。
如所示，封装基底104可以包括载体112(本文也称为基底或内核)、 第一金属层120、第一电介质层122、第二金属层124、第二电介质层126、 第三金属层128、第三电介质层130、第四金属层132、阻焊剂层134和连 接不同金属层的导电过孔136、142、144、146。多个金属层和电介质层形 成在载体112的两侧上，但为了简单起见，仅详细描述载体112的上侧。 载体的上侧上的金属化堆叠体的描述同样适用于载体112的底侧上的金属 化堆叠体。
在一些实施例中，载体112可以是刚性的以提供平坦且稳定的表面， 以在制造期间促成严格的设计规则，或者可以是例如超薄内核(UTC)以 减小z高度。载体112可以由任何适当的材料制成，所述材料例如不锈钢、 玻璃、硅、玻璃纤维加强的环氧树脂等。在一些实施例中，载体112可以 包括镀敷通孔(PTH)114。在一些实施例中，载体112可以是临时的，使 得封装基底是无核的，并且可以包括脱模层，第一金属层120可以沉积在 该脱模层上。第一金属层120可以是箔层，并且可以由例如铜等的任何适 当金属制成。第一金属层120可以层压在载体112的表面上、可以被镀敷、 或者在其它情况下使用任何适当手段被沉积。在某些示例中，载体112的 表面可以包括第一金属层120，以使得在第一金属层120为镍时，可以将载 体称为镍包覆载体，或者在第一金属层120为铜时，可以将载体称为铜包 覆载体，等等。镍和铜是有利的金属，因为它们容易被沉积。在一些实施 例中，金属层厚度可以介于3μm和20μm之间。
金属化子堆叠体116可以包括第一金属层120、第一电介质层122、第 二金属层124、第二电介质层126和第三金属层128，这是一种带状线架构， 其中信号层(即，第二金属层124)夹在两个接地层(即，第一和第三金属 层120、128)之间。在一些实施例中，接地平面层是连续的。在其它实施 例中(如所示)，接地平面层是不连续的。
金属化子堆叠体118可以包括第三金属层128、第三电介质层130和第 四金属层132，这是一种微带架构，其中信号层(即，第四金属层132)在 接地层(即，第三金属层128)上方。阻焊剂层134可以沉积于第四金属层 上并被图案化以为FLI 108和表面接地层106提供导电接触点。
可以使用任何适当工艺并利用任何适当材料形成一个或多个电介质层 122、126、130，所述适当工艺包括例如化学气相沉积(CVD)、膜层压、 狭缝涂布和固化、原子层沉积(ALD)、或旋涂工艺等。可以使用的电介质 材料的示例包括但不限于基于环氧树脂的材料/膜、填充陶瓷/二氧化硅的环 氧化物膜、聚酰亚胺膜、填充的聚酰亚胺膜、其它有机材料、和半导体处 理已知的其它无机电介质材料以及二氧化硅(SiO2)、掺碳氧化物(CDO)、 氮化硅、诸如全氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃(FSG)之类的有机 聚合物、以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃(OSG)之类的 有机硅酸盐。可以使用已知其在集成电路结构中的适用性的电介质材料形 成一个或多个电介质层，所述材料例如是具有低介电常数(k)和/或低介电 损耗(Df)的材料。典型地，低k膜的介电常数小于SiO2的介电常数，SiO2 的介电常数大约为4.0。介电常数为大约2.7到大约3的低k膜在当前的半 导体制造工艺中是典型的。典型地，低Df膜具有小于0.004的Df值。电介 质层可以包括小孔或气隙以进一步减小其介电常数。
在一些实施例中，可以增大电介质层的厚度以允许例如通过研磨、通 过搭接、化学机械(CMP)抛光或通过湿法或干法蚀刻进行平面化。在一 些实施例中，可以使电介质层的厚度最小化以减少在后续处理操作中暴露 一个或多个过孔所需的蚀刻时间。在一些实施例中，电介质层厚度可以是 3μm-30μm。
在一些实施例中，通过使电介质层图案化以生成一个或多个沟槽或过 孔开口而形成电互连，然后可以利用导电材料填充沟槽或过孔开口以形成 互连。通常，用于形成电互连的特征是在基底中形成的具有任意形状的凹 坑或沉积于基底上的层。例如，可以使用任何适当的穿通过孔形成技术形 成穿通过孔导电通路136、138、142、144、146。在一些实施例中，可以通 过激光打孔、通过常规湿法或干法蚀刻半导体处理技术、或通过另一种适 当的工艺，来形成导电沟槽或过孔开口。过孔可以形成于单个电介质层上 或可以穿过多个电介质层形成，并且可以在顶表面和底表面上具有接触焊 盘。在一些实施例中，穿通过孔可以包括由多个过孔连接的多个导电迹线 层。过孔的直径可以是任何适当尺度，并可以基于封装基底的I/O尺度而改 变。在一些实施例中，过孔的直径/尺寸可以是50微米(μm)到100μm。 在一些实施例中，过孔的直径尺度可以从顶部到底部改变尺寸，使得底部 直径尺寸小于顶部直径尺寸。
在一些实施例中，可以通过沉积光致抗蚀剂并使用例如光刻图案化工 艺使光致抗蚀剂图案化来形成电互连。可以向通过图案化的光致抗蚀剂层 形成的开口中沉积导电材料以形成导电迹线和焊盘。可以通过在第一光致 抗蚀剂层之上沉积并图案化第二光致抗蚀剂层，并利用导电材料填充开口， 来形成导电过孔。如本领域中所公知的，可以利用诸如层压等任何适当工 艺形成光致抗蚀剂层，并可以使其带正电或负电，以使用用于使导电材料 层图案化的紫外线来生成交联和非交联部分。非交联部分分解以形成开口， 可以在开口中沉积导电材料。在一些实施例中，可以使用无电镀敷形成导 电材料。在一些实施例中，可以使用铜电镀工艺、溅镀铜等形成导电线和 焊盘。尽管图1中所示的过孔被示为具有大体上平行的侧壁，但过孔可以 具有任何轮廓形状(例如，如由用于形成过孔的制造操作所指定)。在一些 实施例中，过孔具有大体上垂直的侧壁。在一些实施例中，过孔具有倾斜 侧壁以形成锥形过孔。
导电材料可以是任何类型的导电金属。在一些实施例中，导电材料可 以是铜。在一些实施例中，可以利用相同或不同的导电材料填充开口。例 如，线可以包括铜(Cu)或由铜(Cu)构成或基本上由铜(Cu)构成，而 过孔可以包括一种或多种体材料或由其构成或基本上由其构成，所述一种 或多种体材料包括铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)、镍 (Ni)、铁(Fe)和钼(Mo)和/或包括铝(Al)、铜(Cu)、钨(W)、钴(Co)、 钌(Ru)、锰(Mn)、镁(Mg)、硼(B)、磷(P)、氮(N)、碳(C)和硫 (S)的一种或多种合金。
根据已知方法，例如半加法工艺(SAP)，封装基底中的另外的堆积层 可以通过对电介质层进行层压、固化、钻孔和去钻污，并且随后进行镀敷 工艺以形成导电层或导电线和导电过孔来构造。
如图1所示，表面导电层106可以镀敷在封装基底上并通过过孔136、 138电连接到内部接地平面(即，第三金属层128)。表面接地层106可以 通过多个过孔电连接到内部接地平面。表面接地层106可以是充当表面导 电层的任何适当导体，例如铜或镍。在一些实施例中，表面导电层106可 以是镀敷在封装基底的顶层上(即，在阻焊剂层134的顶部上)的金属层。 在一些实施例中，表面导电层106是连续的，并覆盖封装基底的未被管芯 102和(如果使用的话)底部填充料140覆盖的整个表面。在一些实施例中， 表面导电层106可以具有多个区段并可以覆盖封装基底表面的仅一部分。
图2A是具有微带布线和电连接到封装基底内部的接地平面的表面导 电层的示例性集成电路封装200的截面图的示意图。组件200可以包括集 成电路封装，该集成电路封装具有管芯202、封装基底204和电耦合到封装 基底内的接地平面的作为封装基底的顶层的表面导电层206。管芯202的器 件侧可以经由第一级互连(FLI)208耦合到封装基底204，并可以利用底 部填充料210填充管芯202和封装基底204之间的区域，底部填充料210 可以是模制化合物或用于填充间隙的任何其它适当材料。
图2A示出了在基底212的两侧上仅具有微带架构216、218的金属化 堆叠体的简化示意图。在一些实施例中，微带封装可以包括100微米(μm) 到200微米厚的内核(通常称为超薄内核(UTC))，其具有类似于内核的 两侧上的带核基底的堆积层。在一些实施例中，微带封装可以是无核的。 如图2A所示，内核212的顶侧216和底侧218上的微带层包括内部接地平 面层220、221、电介质层222、223、作为上和下信号金属化层的微带迹线 层224、225、以及阻焊剂层230、231。如所示，内核220的顶侧上的接地 层通过镀敷通孔214电连接到内核221的底侧上的接地层。在一些实施例 中，如图2A所示，阻焊剂层230、231可以沉积于上和/或下微带迹线层之 上。表面接地层206可以通过过孔226、228、234、236电连接到内部接地 平面220。
图2B和2C是图2A的示例性集成电路封装的顶部平面图的示意图。 图2B示出了管芯202、延伸超过管芯的底部填充料210和表面导电层206a， 表面导电层206a构成管芯102和底部填充料210的框架。表面导电层206a 由底部填充料210从管芯202偏移。在一些实施例中，如图2B所示，表面 导电层206a是覆盖封装基底的剩余表面区域的连续结构。尽管仅示出了一 个管芯，但可以将多个管芯附接到封装基底。图2C示出了管芯202、延伸 超过管芯202的底部填充料210以及表面导电平面206b、206c，表面导电 平面206b、206c不是连续的并且仅覆盖封装基底表面的一部分。在一些实 施例中，如图2B和2C中所示，表面导电层可以是单个导电层，或者可以 是多个导电层，并可以具有任何适当的形状和尺寸。例如，表面导电层可 以形成为矩形、正方形、L形或任何其它形状。表面导电层可以由任何适当 的导电材料形成。在一些实施例中，表面导电材料由铜制成。在一些实施 例中，表面导电材料由镍制成。在一些实施例中，表面导电材料由铝制成。 在一些实施例中，表面导电材料由钯制成。在一些实施例中，表面导电材 料由金制成。在一些实施例中，表面导电材料由银制成。在一些实施例中， 表面导电材料由一种或多种合金制成，所述合金例如铜、镍、铝、钯、金 和/或银的合金。在一些实施例中，表面导电材料由材料的组合制成，例如 由铜、镍、铝、钯、金和/或银的组合、和/或它们的合金制成。表面导电层 可以是一层或多层。在一些实施例中，例如，表面导电层可以包括镍/钯/ 金镀敷层。表面导电层可以通过例如无电镀金属镀敷或金属溅镀等任何适 当手段形成在阻焊剂表面上。参考下文关于图4A-4D的描述获得对用于形 成表面导电层的工艺的详细描述。
在一些实施例中，可以在表面导电层和封装衬底之间形成接触焊盘。 在一些实施例中，阻焊剂可以设置于封装基底上，并且可以穿过阻焊剂层 和电介质层形成开口并利用导电材料填充开口以将表面导电层电连接到内 部接地平面。
各种操作又将以对理解本公开最有帮助的方式被描述为多个分立操 作。然而，描述的次序不应被解释为暗示这些操作必须依赖该次序或每个 操作仅执行一次。具体而言，这些操作不需要以所呈现的次序被执行，并 可以被重复或按照不同次序(例如，并行)执行。可以按照与所描述的实 施例中的次序不同的次序执行所描述的操作。可以执行各种附加操作，和/ 或可以在附加实施例中省略所描述的操作。
在图3A-3F中描绘了方法300，并且如图3A中所示，该方法开始于在 基底302的两侧上提供接地平面材料304、305的层。可以通过穿过基底302 和内部接地层304、305进行机械钻孔以形成通孔来形成镀敷通孔306。通 孔可以被镀敷有金属308、309，例如铜，并被填充(或塞入)有导电材料， 例如铜，以形成镀敷通孔306。
如上所述，基底302可以由适于构建封装基底的任何材料制成。基底 或内核302的厚度可以在从大约100μm到1500μm的范围内。在一些实施 例中，厚度大约为100μm到400μm。
内部接地平面材料304、305可以包括适于充当集成电路中的互连的任 何导电或超导材料，例如，铜、镍、铝、钯、金、或这些材料的组合。内 部接地平面材料304、305可以使用用于沉积导电/超导材料的任何已知技术 沉积在基底302之上，所述技术例如原子层沉积(ALD)、物理气相沉积 (PVD)(例如，蒸汽沉积、磁控溅射或电子束沉积)、化学气相沉积(CVD) 或电镀。在各种实施例中，接地平面材料304、305的层的厚度可以介于10 和200微米(μm)之间，包括其中的所有值和范围。在一些实施例中，接 地平面材料304、305的层的厚度可以介于20和40μm之间。在一些实施例 中，厚度可以大约为25μm。
金属镀敷部的厚度可以在从3μm到40μm的范围内。在一些实施例中， 厚度大约为20μm。镀敷通孔的直径可以在从200μm到500μm的范围内。 在一些实施例中，镀敷通孔直径大约为350μm。
如本文使用的，术语“厚度”是指沿z轴测量的特定元件或层的尺度， 术语“宽度”是指沿y轴测量的特定元件或层的尺度，而术语“长度”是 指沿x轴测量的特定元件或层的尺度。
如图3B所示，镀敷通孔插塞306和金属镀敷部308、309可以通过研 磨或任何其它适当的工艺被平面化。任选地，可以在接地层304、305上形 成铜或其它适当材料310、311的层以盖住镀敷通孔306。
如图3C所示，方法300可以继续进行对接地平面材料304、305的层 和(如果使用)帽盖材料310、311的层进行图案化312、313，以形成将充 当传输线层的接地平面层的结构，然后，沉积电介质层314、315并对其进 行图案化。接地平面结构304、305和任选的310、311可以具有适合充当 微带线的接地平面导体的任何形状/几何结构。在一些实施例中，内部接地 平面304、305是连续的，并覆盖基底302的整个表面。在一些实施例中， 内部接地平面312、313被图案化并覆盖基底302的表面的一部分。通常， 实际应用限制了接地平面结构的宽度，因为接地平面会是理想的无限平面。
在一些实施例中，在对接地平面层进行图案化和蚀刻之后，可以清洁 基底以去除表面结合的有机和金属污染物，以及表面下的污染物。在一些 实施例中，可以使用例如化学溶液(例如，过氧化物)和/或利用紫外辐射 与臭氧结合和/或通过(例如，使用热氧化)使表面氧化然后去除氧化物(例 如，使用氢氟酸)来进行清洁。
在各种实施例中，任何适当的图案化技术可以用于在基底上的期望位 置处形成接地平面，所述图案化技术例如是采用光致抗蚀剂或界定将来的 接地平面导体的尺度和位置的其它掩模的图案化技术。示例性光致抗蚀剂 图案化技术可以包括在基底之上沉积光致抗蚀剂。光致抗蚀剂可以是正性 或负性抗蚀剂，并且可以包括例如聚(甲基丙烯酸甲酯)、聚(甲基戊二酰 亚胺)、DNQ/酚醛清漆、或SU-8(基于环氧树脂的负性抗蚀剂)。光致抗蚀 剂可以被化学增强，包含光酸发生器，并可以基于包含芳香环或脂环烃降 冰片烯衍生物(例如，用于耐蚀刻)的聚合物或共聚物，并且具有诸如t- 丁基的保护基团。聚合物可以包括聚苯乙烯或丙烯酸酯聚合物。可以通过 例如旋涂的浇铸工艺沉积光致抗蚀剂。然后可以通过使用光刻将期望图案 的图像光投射到光致抗蚀剂上而对光致抗蚀剂进行图案化，所述光刻例如 是光学光刻、浸入式光刻、深UV光刻、极UV光刻或其它技术。可以例如 通过旋涂向光致抗蚀剂施加0.1N到0.3N范围内的浓度的显影剂，例如氢 氧化四甲铵TMAH(有或者没有表面活性剂)，并去除光致抗蚀剂的部分， 以暴露下方层的与期望图案相关的区域。在一些实施例中，可以在以上动 作的任何动作之前或之后进行基底的烘烤。例如，可以对基底进行预烘烤 以去除表面的水。在施加光致抗蚀剂之后，可以进行施加后烘烤，其中驱 除了光致抗蚀剂中的溶剂的至少一部分。在曝光之后，可以进行曝光后烘 烤，以诱发化学反应，例如对光致抗蚀剂解除保护。在图案化之后，可以 对抗蚀剂进行硬烘烤。
接下来，在其上形成了接地平面312、313的基底302之上提供电介质 材料314、315的层。可以将电介质材料314、315选择为适合进行本文所 述的进一步制造处理的任何电介质材料。例如，由于电介质层314、315将 需要被蚀刻以形成过孔316，所以在选择用于该层的适当材料时，要考虑潜 在候选材料的蚀刻性质。除了适当的蚀刻特性之外，选择适当材料时的一 些其它考虑因素可以包括例如平滑膜形成的可能性、低收缩和放气、以及 良好的介电性质(例如，低电泄漏、介电常数的适当值以及热稳定性)。可 以用作电介质层446的材料的电介质材料的示例包括但不限于二氧化硅 (SiO2)、掺碳氧化物(CDO)、氮化硅、诸如全氟环丁烷或聚四氟乙烯、 氟硅酸盐玻璃(FSG)之类的有机聚合物、以及诸如倍半硅氧烷、硅氧烷或 有机硅酸盐玻璃(OSG)之类的有机硅酸盐。
在一些实施例中，如常规处理中典型所做的那样，电介质材料314、315 可以包括使用例如化学气相沉积或/和等离子体增强化学气相沉积而沉积于 接地平面导体312、313之上的氧化物。在一些实施例中，电介质材料314、 315可以包括使用涉及将液体前体交联成固体电介质材料的涂布技术而形 成于接地平面导体312、313之上的电介质材料。在一些实施例中，可以在 施加电介质之前，例如使用化学或等离子体清洁或在受控环境中施加热量 来对接地平面导体312、313的表面进行清洁或处理，以减少表面污染并使 界面陷阱最小化和/或促进粘附。在一些实施例中，可以在接地平面导体 312、313和电介质材料314、315之间施加“界面层”以防止、减少或最小 化其它界面层的自发且不受控的形成。在一些实施例中，可以在施加电介 质之前施加粘附促进剂或粘附层。
也可以执行平面化以实现电介质层314、315的相对平滑的平面表面。 在各种实施例中，可以使用湿法或干法平面化工艺来执行平面化。在一个 实施例中，可以使用化学机械平面化(CMP)来执行平面化，化学机械平 面化(CMP)可以被理解为利用抛光表面、磨料和磨浆去除多余材料并使 表面平面化的工艺。
电介质层314、315的厚度可以改变，并可以取决于微带信号层和接地 平面之间的期望距离。例如，电介质层314、315可以具有介于10μm到40μm 之间的厚度，包括其中的所有值和范围，典型接地介于15μm到25μm之间。
方法300然后可以继续在电介质层314、315中形成一个或多个过孔 316，以连接到接地平面312、313。过孔316的数量、尺度和形状可以改变， 并可以取决于例如用于填充过孔的导电或超导材料、接地平面312、313的 尺度和形状以及用于形成过孔316的蚀刻工艺。例如，在一些实施例中， 可以使用沿接地平面312、313的边缘处的两条线所布置的多个过孔。然而， 在其它实施例中，可以使用适于向微带线的接地平面导体312、313提供电 互连的布置于任何位置并且布置成任何形状/几何结构的任何其它数量的过 孔316。
导电过孔、线和焊盘可以使用任何适当方法(包括光刻和/或无电镀敷) 来形成，并且可以包括一个或多个层。可以由例如铜(Cu)、铝(Al)、金 (Au)、银(Ag)和/或其合金的任何适当的导电材料形成导电过孔、线和 焊盘。在一些实施例中，用于导电互连的金属为铜或铜的合金。过孔开口 从电介质层314、315的表面延伸到接地平面结构312、313。线水平延伸跨 越电介质层，并且接触焊盘通常与连接点对准以扩展接触区域。电介质层 314、315至少部分围绕过孔开口316、317，以在物理和电气方面将它们彼 此隔离并与可能形成的其它开口(未示出)隔离。
在各种实施例中，对于x轴和y轴而言，过孔316、317的尺度可以介 于50μm和150μm之间，包括其中的所有值和范围。顶部和底部接触焊盘316、317的直径可以在从100μm到200μm的范围内，或者可以是根据制造 公差和可靠接触性能的任何其它适当尺寸。
在各种实施例中，可以使用任何种类的蚀刻技术，可能是涉及与图案 化(例如上述图案化)组合的蚀刻的技术，以形成过孔316、317。例如， 一旦已经完成图案化以在界定将来过孔316、317的位置和布置的图案化掩 模中暴露下方层314、315的部分，然后就可以化学蚀刻下方层314、315 的暴露部分。在蚀刻期间，去除电介质层314、315的表面的暴露部分，直 到达到期望深度，从而在电介质层314、315中形成过孔开口316、317。如 果使用光致抗蚀剂图案化来生成用于形成过孔的掩模，则可以任选地通过 例如灰化的工艺去除剩余的光致抗蚀剂，在灰化工艺中光致抗蚀剂暴露于 氧气或氟，它们与光致抗蚀剂组合以形成灰。
如图3D所示，方法300然后可以继续利用适于提供通往接地平面312、 313的电连接的导电或超导材料填充电介质层314、315中的一个或多个过 孔316、317。在各种实施例中，过孔材料可以包括适于充当集成电路中的 互连的任何导电或超导材料，例如，上文参考接地平面层304、305的材料 所述的材料。在一些实施例中，过孔材料可以与接地平面层304、305的材 料相同。在其它实施例中，本文描述的不同元件中使用的导电或超导电材 料的至少一些可以不同。
可以使用用于填充过孔开口的任何适当技术(例如，CVD或PVD)来 填充过孔316、317。还可以执行使用例如上述任何平面化工艺的平面化， 以便暴露可能由于向过孔开口中沉积该材料而被过孔材料覆盖的电介质层 的表面。
在一些实施例中，可以在利用过孔材料填充开口之前，向开口中沉积 现有技术中已知的扩散和粘附阻挡层中的一个或多个。众所周知，扩散阻 挡可以用于减小导电/超导过孔材料从过孔中扩散出来，并且粘附阻挡可以 用于促进导电/超导过孔材料和过孔开口的壁之间的粘附。
接下来，可以在具有过孔316、317的电介质材料314、315的表面上 提供导体带材料层，并且然后对其进行图案化318、319。上文参考接地平 面材料304、305所述的考虑因素适用于导体带材料318、319及其沉积， 并且因此，为了简洁起见，不在这里进行重复。在一些实施例中，导体带 材料318、319可以与接地平面层304、305的材料或/和电介质层314、315 中的过孔316、317的材料相同。
在一些实施例中，可以在施加导体带材料318、319之前，例如，使用 化学或等离子体清洁或在受控环境中施加热量来清洁或处理电介质材料 314、315或(如果使用的话)蚀刻停止层(未示出)的表面，以减少表面 污染并使界面陷阱最小化和/或促进粘附。在一些实施例中，可以在施加导 体带材料318、319之前施加粘附促进剂或粘附层。
在各种实施例中，导体带材料318、319的层厚度可以介于10μm到40μm 之间，包括其中的所有值和范围，例如，介于20μm到30μm之间。方法300 然后可以继续对导体带材料318、319的层进行图案化以形成将充当传输线 的导体带的结构。在各种实施例中，取决于电路设计，导体带318、319的 宽度可以介于几微米到几百或几千微米之间。在一些实施例中，导体带的 宽度介于0.05和20微米之间，包括其中的所有值和范围，例如，介于1和 11微米之间，或3和5微米之间。在各种实施例中，导体带318、319的宽 度可以介于20微米到40微米之间，包括其中的所有值和范围。在各种实 施例中，任何种类的常规图案化技术可以用于形成导体带318、319。上文 参考对接地平面304、304进行图案化所提供的描述适用于对导体带318、 319进行图案化，因此，为了简洁起见，不在这里重复。
如图3E所示，方法300可以继续在具有导体带材料318、319的电介 质材料314、315的表面上沉积阻焊剂层320、321，并且然后对阻焊剂层 320、321进行图案化322、323。阻焊剂材料例如可以是聚酰亚胺或类似材 料。
在一些实施例中，可以改变电介质和阻焊剂层的厚度以优化电气性能。 例如，阻焊剂层厚度可以比电介质层厚度更大，使得微带信号层更接近内 部接地平面，并且可以将电返回路径拉向内部接地平面而不是表面导电层。 例如，在一些实施例中，阻焊剂层的厚度可以等于或大于18μm，并且电介 质层的厚度可以小于18μm。在一些实施例中，阻焊剂层的厚度可以是18μm 或更大，并且电介质层的厚度为15μm或更小。在一些实施例中，可以基于 用于相应层的金属的类型和性质来进一步优化电介质层和阻焊剂层的厚 度。例如，由镍制成的表面导电平面与由铜制成的内部接地平面相比具有 更高的磁导率值(即，与铜的1.256×10-6H/m相比，镍为1.26×10-4H/m)， 于是比电介质层更厚的阻焊剂层可以通过优化去往内部接地层的返回路径 而改善电气性能。
如图3F所示，管芯332可以通过FLI 328附接到封装基底并可以具有 底部填充料334。表面导电层326可以构成管芯332和底部填充料334的框 架以覆盖封装基底的其余表面。表面导电层326可以是镀敷于阻焊剂层320 的顶部的无电镀金属的薄层。表面接地层326可以通过过孔316、324电连 接到内部接地层304。在一些实施例中，表面导电层326可以覆盖封装基底 的整个剩余表面(即，未被管芯、底部填充料和其它部件覆盖的区域)。在 一些实施例中，表面导电层326可以仅覆盖封装基底表面的一个或多个选 定区域。在一些实施例中，表面导电层326覆盖从管芯或底部填充料的边 缘到封装基底的边缘的区域，使得沿信号线长度没有阻抗差分。
在一些实施例中，如图3F所示，通过向用于管芯332附接的顶部管芯 接触区域328施加受控塌缩芯片连接(C4)凸块形成，并向用于向例如主 板(未示出)附接封装基底的底部接触区域329、330施加芯片电容器(C/C) 组件，可以完成封装基底。在一些实施例中，可以施加表面终止层(surface finish)，例如无电镀金属或图案化的铜，以扩大用于管芯附接的可用金属区 域。在一些实施例中，可以在暴露的铜上执行组装，其中通过薄的表面终 止层来保护表面，所述表面终止层例如有机可焊接性保存剂(OSP)或浸金 (Au)。
带终止层的基底可以是单个封装基底，或者可以是可以经历单一化工 艺的重复单元，在单一化工艺中每个单元被彼此分开以生成单个封装基底。 单一化工艺可以发生在C4凸块形成工艺之后或在工艺中的任何其它适当 点，包括已经在封装基底的表面上沉积表面导电层之后。单一化的基底可 以具有任何适当的尺寸和任何适当的厚度；典型地，基底尺寸可以为50mm 乘50mm，并且厚度介于100μm和2000μm之间。尽管图3A-3F仅示出了 两个导电层和一个电介质层，但容易理解，封装基底可以具有多层交替的 导电材料和电介质材料，并且在导电层中可以具有不同信号架构，其中微 带布线层是最上方的金属化层。
图4A-4D是根据本公开的一些实施例的示出了电接地表面导电层的形 成的示例性集成电路封装基底400的截面图的示意图。图4A是封装基底 400的简化示意图，封装基底400具有内核402、镀敷通孔404、内部接地 平面406、电介质层408、微带信号层410和阻焊剂层412。图4A-4D为了 清晰起见仅示出了封装基底的顶侧；然而，可以在基底402的两侧上都形 成导电层和电介质层。阻焊剂层412可以被图案化并固化以包括用于将表 面导电层连接到内部接地平面的过孔开口414、416以及用于通往管芯的FLI 连接的凸块焊盘开口418。
图4B示出了在光致抗蚀剂图案化420之后的封装基底，其中光致抗蚀 剂覆盖将不被镀敷的区域。光致抗蚀剂图案化可以包括层压、图案化、显 影、去除和清洁。
图4C示出了无电镀敷之后的封装基底，其中被镀敷的金属填充过孔开 口422、423并利用薄金属层覆盖未被光致抗蚀剂覆盖的表面424(即，表 面导电层)。表面导电层424可以通过过孔422、423电连接到内部接地平 面406。
表面导电层可以包括单层或可以包括一个或多个层。可以使用任何适 当工艺，包括利用光致抗蚀剂材料进行图案化并利用导电材料进行镀敷， 来形成表面导电层。通常，电解沉积工艺包括从包括要沉积的金属的离子 的电解溶液向基底上沉积金属。在基底上施加负偏压。电解质溶液可以称 为镀浴或电镀浴。金属的阳离子被吸引到负偏压的基底。负偏压的基底减 少了沉积到基底上的离子和金属。在一些实施例中，表面导电层可以由光 刻和/或无电镀敷形成。表面导电层可以由任何适合的导电材料形成。在一 些实施例中，表面导电材料由铜制成。在一些实施例中，表面导电材料由 镍制成。在一些实施例中，表面导电材料由铝制成。在一些实施例中，表 面导电材料由钯制成。在一些实施例中，表面导电材料由金制成。在一些 实施例中，表面导电材料由银制成。在一些实施例中，表面导电材料由一 种或多种合金制成，例如，铜、镍、铝、钯、金和/或银的合金。在一些实 施例中，表面导电材料由材料的组合制成，例如，铜、镍、铝、钯、金、 银的组合，和/或它们的合金。表面导电层可以是基于处理参数和材料特性 的任何适当厚度。在一些实施例中，表面导电层可以具有介于20nm和5μm 之间的平均厚度。在一些实施例中，表面导电层的厚度大约为2μm。表面 导电层可以是一层或多层。在一些实施例中，例如，表面导电层可以包括 镍/钯/金镀敷。可以使用任何适当工艺沉积表面导电层。在一些实施例中， 可以使用无电金属镀敷沉积表面导电层。在一些实施例中，可以通过电镀 来沉积表面导电层。在一些实施例中，表面导电层由镍形成并使用无电镀 敷来沉积。通过电镀沉积的金属典型地具有与通过无电镀沉积时不同的特 性。例如，使用电镀沉积的镍可以具有增大的磁势，可以是更厚的层，可 以具有更高的熔点，并且可以具有更高百分比的镍含量。相比之下，使用 无电镀敷沉积的镍典型为合金，并且可以具有更小百分比的镍含量，可以 更均匀地被沉积，可以具有增大的硬度，并可以具有减小的磁势。电镀和 无电镀敷之间的可检测的晶粒结构差异是可识别的，如现有技术中已知的。 这样，可以通过识别材料的特性来确定用于沉积表面导电层的工艺。
在一些实施例中，可以利用光刻图案化工艺(例如，利用辐射源通过 布线层掩模曝光并利用显影剂显影)实施光致抗蚀剂层的图案化以使迹线 和焊盘图案化。如所示，向通过图案化的光致抗蚀剂层形成的开口中沉积 导电材料以形成导电过孔和表面导电层。在一些实施例中，使用电解铜镀 敷沉积表面导电层。在一些实施例中，可以利用金属电镀工艺、溅镀金属 等形成表面导电层。可以仅在暴露的表面区域的部分上沉积导电材料，或 者可以沉积导电材料以覆盖阻焊剂层的剩余暴露的表面区域。
在一些实施例中，可以使阻焊剂层的表面粗糙化以增大物理结合区域 并改善表面导电层和阻焊剂层之间的粘附。表面粗糙度为上覆层提供了机 械锚。可以使用任何适当的粗糙化工艺(例如化学粗糙化)来使下方层的 表面粗糙化。在一些实施例中，可以使用用于促进表面导电层和阻焊剂层 之间的粘附的材料的籽晶，例如，可以使用钯籽晶来增大粘附。标准的无 电镀晶种层典型为大约1微米(μm)厚，并且需要进行表面粗糙化以用于 机械粘附。在一些实施例中，可以沉积下方的粘附层以改善表面导电层与 阻焊剂层的粘附。标准的溅射晶种层可以更薄，但使用诸如钛薄膜的粘附 层，以维持良好的粘附。
图4D示出了在去除426光致抗蚀剂膜并且暴露凸块焊盘以用于完成并 附接管芯之后的封装基底。
图5是根据各种实施例的制造集成电路封装基底的示例性方法的流程 图，该集成电路封装基底具有作为最上层的微带架构、阻焊剂层，以及阻 焊剂层顶部上的电连接到封装基底中的微带结构的内部接地平面的表面导 电层。尽管按照特定次序示出了参考该方法论述的各种操作，但可以按照 任何适当次序(例如，以并行或串行执行的任何组合)执行所述操作，并 且可以在适当的情况下重复或省略所述操作。
在502，可以在基底上形成内部接地层。基底可以是载体或内核，或者 基底可以是金属化堆叠体中的另一堆积层，例如电介质层。在504，电介质 层可以形成在内部接地层上。在506，微带信号层可以形成在电介质层上。 在508，阻焊剂层可以形成在微带信号层上。在510，表面导电层可以形成 在阻焊剂层上。例如，可以由无电金属镀敷形成表面导电层。在512，电连 接可以形成在表面导电层和内部接地层之间。电连接可以是一个或多个电 连接，并可以由一个或多个过孔形成。如果由超过一个过孔形成，则每个 过孔可以在沉积每层时被形成并连接。例如，在沉积每层时，可以形成封 装基底中的电连接，如参考图3A-3F所述。
图6A是根据各种实施例的示例性集成电路封装的顶部部分的截面图 的示意图，其中通过改变微带传输线的几何结构来校正阻抗差分。如图6A 所示，集成电路封装600可以包括管芯602、以及具有表面导电层606的封 装基底604。图6A中为了清晰起见仅示出了封装基底的顶侧；然而，可以 在基底612的两侧上都形成导电层和电介质层。管芯602可以通过FLI 608 连接到封装基底604，并且任选地具有底部填充料610。封装基底604可以 包括基底612、镀敷通孔614、内部接地平面616、电介质层618、微带信 号层620、621以及阻焊剂层622。微带信号层可以包括具有不同几何结构 的传输线，其中线的一个部分620比另一个部分621更宽。表面导电层606 可以沉积在阻焊剂层622中并通过一个或多个过孔624、626电连接到内部 接地平面616。在一些实施例中，如所示，表面导电层606可以覆盖封装基 底的表面的仅一部分，这样可能导致被表面导电层覆盖的区域和未被表面 导电层覆盖的区域之间的阻抗值的变化。虚线A-A'630指示未被覆盖的区 域与被覆盖的区域之间的分隔。
图6B是根据各种实施例的图6A中的微带传输线的顶部平面图的示意 图，示出了微带传输线几何结构的改变以校正可能由于表面导电层仅覆盖 封装基底的表面的一部分而造成的阻抗差分。如图6B所示，A-A'线的右侧 620上的微带传输线不被表面导电层606覆盖，并且例如具有40欧姆的阻 抗值636。A-A'线的左侧621上的微带传输线被表面导电层覆盖，并具有不 同的几何结构，其中传输线更细以将阻抗减小到40欧姆的大致相同的值 638。传输线可以被图案化成具有窄段和宽段，使得阻抗值可以大致相同并 在集成电路封装所要求的范围内。可以使用现有技术中已知的方法计算阻 抗值，并可以相应地改变传输线几何结构以跨越线的长度使阻抗值匹配。 通过跨越传输线的整个长度维持阻抗值，可以保持电气性能并且可以减小 串扰。
尽管导体带在图6A和6B中被示为大体上直线，但导体带结构可以具 有适合充当微带线的信号线导体的任何其它形状/几何结构。例如，导体带 可以具有各种形状，例如，大体上直线、具有弯折的线(例如，弯曲线或 包括一个或多个环部分的线)或适合于特定集成电路设计的任何其它构造。
本文公开的封装基底可以包括在任何适当的电子装置中。图7-9示出了 可以被包括在本文公开的任何封装基底中的一个或多个中或可以包括本文 公开的任何封装基底中的一个或多个的设备的各种示例。
图7A-B是可以与本文公开的任何封装基底一起包括在IC封装中的晶 片701和管芯705的顶视图。晶片701可以由半导体材料构成，并且可以 包括一个或多个管芯705，管芯705具有形成于晶片701的表面上的IC元 件。管芯705中的每个可以是包括任何适当IC的半导体产品的重复单元。 在完成半导体产品的制造之后，晶片701可以经历单一化工艺，其中将每 个管芯705彼此分离，以提供半导体产品的离散的“芯片”。管芯705可以 包括一个或多个晶体管(例如，图7C的晶体管740中的一些，如下所述) 和/或支持电路，该支持电路用以将电信号布线到晶体管以及任何其它IC部 件。在一些实施例中，晶片701或管芯705可以包括存储器器件(例如， 静态随机存取存储器(SRAM)器件)、逻辑器件(例如，与、或、与非、 或或非门)，或任何其它适当的电路元件。这些器件中的多种可以在单个管 芯705上组合。例如，由多个存储器器件形成的存储器阵列可以形成在与 处理装置(例如，图9的处理装置902)或被配置成在存储器器件中存储信 息或执行存储器阵列中存储的指令的其它逻辑单元相同的管芯705上。在 一些实施例中，如上所述，在管芯705耦合到封装基底之后，管芯705可 以包括耦合至由封装基底中的集成器件提供的电路并与之交互的电路。
图7C是可以包括在可以耦合到本文公开的任何封装基底的管芯中的 IC器件700的截面侧视图。具体而言，IC器件700中的一个或多个可以包 括在一个或多个管芯中。IC器件700可以形成在基底702(例如，图7A的 晶片701)上并可以包括在管芯(例如，图7B的管芯705)中。基底702 可以是由半导体材料系统构成的半导体基底，该半导体材料系统包括例如N 型或P型材料系统。基底702可以包括例如使用体硅或绝缘体上硅子结构 形成的结晶基底。在一些实施例中，基底702可以使用替代材料形成，该 替代材料可以或可以不与硅组合，其包括但不限于锗、锑化铟、碲化铅、 砷化铟、磷化铟、砷化镓或锑化镓。也可以使用被分类为II-VI族、III-V族 或IV族的其它材料形成基底702。尽管此处描述了可以形成基底702的材 料的几个示例，但可以使用可以充当IC器件700的基础的任何材料。基底 702可以是单一化的管芯(例如，图7B的管芯705)或晶片(例如，图7A 的晶片701)的部分。
IC器件700可以包括设置于基底702上的一个或多个器件层704。器 件层704可以包括形成于基底702上的一个或多个晶体管740(例如，金属 氧化物半导体场效应晶体管(MOSFET))的特征。器件层704可以包括例 如一个或多个源极和/或漏极(S/D)区720、用于控制晶体管740中的在S/D 区720之间的电流的栅极722、以及用于向/从S/D区720为电信号布线的 一个或多个S/D接触部724。晶体管740可以包括为了清晰而未描绘的附加 特征，例如器件隔离区、栅极接触部等。晶体管740不限于图7C中所描绘 的类型和构造，并且可以包括各种其它类型和构造，例如，平面晶体管、 非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，例如， 双栅极晶体管或三栅极晶体管、以及环绕或全包围栅极晶体管，例如纳米 带和纳米线晶体管。
每个晶体管740可以包括由至少两层(栅极电介质层和栅极电极层) 形成的栅极722。栅极电介质层可以包括一个层或层的堆叠体。一个或多个 层可以包括氧化硅、二氧化硅和/或高k电介质材料。高k电介质材料可以 包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和 锌的元素。可以用于栅极电介质层中的高k材料的示例包括但不限于氧化 铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、 氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸 铅锌。在一些实施例中，可以在栅极电介质层上执行退火工艺以在使用高k 材料时提高其质量。
栅极电极层可以形成在栅极电介质层上并且可以根据晶体管740是 PMOS还是NMOS晶体管而包括至少一种P型功函数金属或N型功函数金 属。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体构 成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充 金属层。可以出于其它目的而包括其它金属层，例如阻挡层。对于PMOS 晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导 电金属氧化物(例如，氧化钌)。对于NMOS晶体管，可以用于栅极电极的 金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的 碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。
在一些实施例中，在被视为晶体管740沿源极-沟道-漏极方向的横截面 时，栅极电极可以由U形结构构成，该U形结构包括大体上平行于基底表 面的底部部分和大体上垂直于基底的顶表面的两个侧壁部分。在其它实施 例中，形成栅极电极的金属层中的至少一个可以简单地为平面层，其大体 上平行于基底的顶表面并且不包括大体上垂直于基底的顶表面的侧壁部 分。在其它实施例中，栅极电极可以由U形结构和平面非U形结构的组合 构成。例如，栅极电极可以由形成于一个或多个平面非U形层的顶部的一 个或多个U形金属层构成。
在一些实施例中，可以在栅极堆叠体的相对侧上形成侧壁间隔体对以 夹持栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺碳 的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是本领域公 知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多 个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对 侧壁间隔体。
S/D区720可以形成在基底702内，与每个晶体管740的栅极722相邻。 例如，S/D区720可以使用注入/扩散工艺或蚀刻/沉积工艺来形成。在前一 种工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以被离子注入到基底702 中以形成S/D区720。在离子注入工艺之后，可以是退火工艺，其激活掺杂 剂并使它们进一步扩散到基底702中。在后一种工艺中，基底702可以首 先被蚀刻以在S/D区720的位置处形成凹陷。然后可以执行外延沉积工艺 以利用用于制造S/D区720的材料填充凹陷。在一些实施方式中，可以使 用诸如硅锗或碳化硅的硅合金制造S/D区720。在一些实施例中，可以利用 诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些实施 例中，可以使用一种或多种替代的半导体材料来形成S/D区720，所述替代 的半导体材料例如锗或III-V族材料或合金。在其它实施例中，可以使用金 属和/或金属合金的一层或多层形成S/D区720。
可以通过设置于器件层704上的一个或多个互连层(在图7C中示为互 连层706-710)为往来于器件层704的晶体管740的诸如电源信号和/或输入 /输出(I/O)信号等电信号进行布线。例如，器件层704的导电特征(例如， 栅极722和S/D接触部724)可以与互连层706-710的互连结构728电耦合。 一个或多个互连层706-710可以形成IC器件700的层间电介质(ILD)堆 叠体719。
互连结构728可以布置在互连层706-710内以根据多种设计为电信号布 线(具体而言，该布置不限于图7C中所示的互连结构728的特定构造)。 尽管图7C中描绘了特定数量的互连层706-710，但本公开的实施例包括具 有比所描绘的更多或更少的互连层的IC器件。
在一些实施例中，互连结构728可以包括利用诸如金属的导电材料填 充的沟槽结构728a(有时称为“线”)和/或过孔结构728b(有时称为“孔”)。 沟槽结构728a可以被布置为在大体上平行于基底702的形成器件层704的 表面的平面的方向上为电信号布线。例如，沟槽结构728a可以在进入和离 开图7C的透视图的页面的方向上为电信号布线。过孔结构728b可以被布 置为在大体上垂直于基底702的形成器件层704的表面的平面的方向上为 电信号布线。在一些实施例中，过孔结构728b可以将不同互连层706-710 的沟槽结构728a电耦合在一起。
互连层706-710可以包括设置于互连结构728之间的电介质材料726， 如图7C所示。在一些实施例中，设置于互连层706-710中的不同互连层中 的互连结构728之间的电介质材料726可以具有不同组分；在其它实施例 中，不同互连层706-710之间的电介质材料726的组分可以相同。
第一互连层706(称为金属1或“M1”)可以直接形成在器件层704上。 在一些实施例中，第一互连层706可以包括沟槽结构728a和/或过孔结构 728b，如所示。第一互连层706的沟槽结构728a可以与器件层704的接触 部(例如S/D接触部724)耦合。
第二互连层708(称为金属2或“M2”)可以直接形成在第一互连层 706上。在一些实施例中，第二互连层708可以包括过孔结构728b以将第 二互连层708的沟槽结构728a与第一互连层706的沟槽结构728a耦合。尽 管为了清晰起见，沟槽结构728a和过孔结构728b在结构上是利用每个互 连层内(例如，第二互连层708内)的线绘示的，但在一些实施例中，沟 槽结构728a和过孔结构728b可以在结构上和/或材料上是连续的(例如， 在双金属镶嵌工艺期间被同时填充)。
可以根据结合第二互连层708或第一互连层706所述的类似的技术和 构造接连在第二互连层708上形成第三互连层710(称为金属3或“M3”) (以及附加的互连层，根据需要)。
IC器件700可以包括形成于互连层706-710上的阻焊剂材料734(例如， 聚酰亚胺或类似材料)和一个或多个接合焊盘736。例如，接合焊盘736可 以提供接触部以耦合到第一级互连。接合焊盘736可以与互连结构728电 耦合并被配置为将晶体管740的电信号布线到其它外部器件。例如，可以 在一个或多个接合焊盘736上形成焊料接合以将包括IC器件700的芯片与 另一个部件(例如，电路板)机械和/或电耦合。IC器件700可以具有在其 它实施例中所描绘的用以从互连层706-710为电信号布线的其它替代构造。 例如，接合焊盘736可以被其它类似特征(例如，柱)替代或还可以包括 所述其它类似特征，其将电信号布线到外部部件。
图8是可以包括本文公开的封装基底的实施例中的任何实施例的IC器 件组件800的截面侧视图。IC器件组件800包括设置于电路板802上的若 干部件。IC器件组件800可以包括设置于电路板802的第一面840和电路 板802的相对的第二面842上的部件；通常，部件可以设置在面840和842 之一或两者上。
在一些实施例中，电路板802可以是包括由电介质材料层彼此分隔并 由导电过孔互连的多个金属层的印刷电路板(PCB)。金属层中的任一个或 多个可以形成期望的电路图案，以在耦合到电路板802的部件之间为电信 号布线(任选地，结合其它金属层)。在其它实施例中，电路板802可以是 非PCB基底。
图8中所示的IC器件组件800包括通过耦合部件816而耦合到电路板 802的第一面840的内插器上封装结构836。耦合部件816可以将内插器上 封装结构836电气和机械地耦合到电路板802，并且可以包括焊球(如图8 中所示)、插座的公与母部分、粘合剂、底部填充材料和/或任何其它适当的 电气和/或机械耦合结构。
内插器上封装结构836可以包括通过耦合部件818耦合到内插器804 的IC封装820。耦合部件818可以采取用于应用的任何适当形式，例如上 文参考耦合部件816所论述的形式。例如，耦合部件818可以是第二级互 连。尽管图8中示出了单个IC封装820，但多个IC封装可以耦合到内插器 804；实际上，附加的内插器可以耦合到内插器804。内插器804可以提供 用于桥接电路板802和IC封装820的居间基底。例如，IC封装820可以是 或包括管芯(图7B的管芯705)、IC器件(例如，图7C的IC器件700)、 或任何其它适当的部件。具体而言，IC封装820可以采取本文公开的IC封 装基底的实施例中的任何实施例，并且可以包括封装基底，该封装基底具 有内部接地平面、作为顶部传输线层的微带信号层以及电连接到内部接地 层的表面导电层。通常，内插器804可以将连接扩展到更宽间距或将连接 重新布线到不同连接。例如，内插器804可以将IC封装820(例如，管芯) 耦合到耦合部件816的球栅阵列(BGA)，以用于耦合到电路板802。在图 8所例示的实施例中，IC封装820和电路板802被附接到内插器804的相 对侧；在其它实施例中，IC封装820和电路板802可以附接到内插器804 的同一侧。在一些实施例中，三个或更多部件可以通过内插器804互连。
内插器804可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或 诸如聚酰亚胺的聚合物材料形成。在一些实施例中，内插器804可以由替 代的刚性或柔性材料形成，该材料可以包括与半导体基底中使用的相同的 材料，例如硅、锗和其它III-V族和IV族材料。内插器804可以包括金属 互连808和过孔810，包括但不限于穿硅过孔(TSV)806。内插器804还 可以包括嵌入式器件814，包括无源和有源器件。这种器件可以包括但不限 于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传 感器、静电放电(ESD)器件和存储器器件。在内插器804上还可以形成更 复杂的器件，例如射频(RF)器件、功率放大器、电源管理器件、天线、 阵列、传感器和微机电系统(MEMS)器件。内插器上封装结构836可以 采取现有技术中已知的任何内插器上封装结构的形式。
IC器件组装800可以包括通过耦合部件822耦合到电路板802的第一 面840的IC封装824。耦合部件822可以采取上文参考耦合部件816所论 述的实施例中的任何实施例的形式，并且IC封装824可以采取上文参考IC 封装820所论述的实施例中的任何实施例的形式。具体而言，IC封装824 可以采取本文公开的IC封装的任何实施例的形式，并且可以包括封装基底， 该封装基底具有内部接地平面、作为顶部传输线层的微带信号层以及电连 接到内部接地层的表面导电层。
图8中所示的IC器件组件800包括通过耦合部件828耦合到电路板802 的第二面842的层叠封装结构834。层叠封装结构834可以包括通过耦合部 件830耦合在一起的IC封装826和IC封装832，使得IC封装826设置在 电路板802和IC封装832之间。耦合部件828和830可以采取上文论述的 耦合部件816的实施例中的任何实施例的形式，并且IC封装826和832可 以采取上文论述的IC封装820的实施例中的任何实施例的形式。具体而言， IC封装826和832可以采取本文公开的IC封装基底的任何实施例，该IC 封装基底具有内部接地平面、作为顶部传输线层的微带信号层以及电连接 到内部接地层的表面导电层。
图9是可以包括本文公开的封装基底中的一个或多个的示例性计算装 置900的框图。例如，根据本文公开的实施例中的任何实施例，计算装置 900的部件中的任何适当部件可以包括IC封装或可以被包括在IC封装中， 该IC封装具有封装基底，该封装基底具有内部接地平面、作为顶部传输线 层的微带信号层和电连接到内部接地层的表面导电层。图9中将若干部件 例示为包括在计算装置900中，但可以省略或重复这些部件中的任何一个 或多个以适合应用。在一些实施例中，计算装置900中包括的部件中的一 些或全部可以附接到一个或多个主板。在一些实施例中，这些部件中的一 些或全部被制造到单个片上系统(SoC)管芯上。
此外，在各种实施例中，计算装置900可以包括用于耦合到一个或多 个部件的接口电路。例如，计算装置900可以不包括显示装置906，但可以 包括显示装置接口电路(例如，连接器和驱动器电路)，显示装置906可以 耦合到该显示装置接口电路。在另一组示例中，计算装置900可以不包括 音频输入装置924或音频输出装置908，但可以包括音频输入或输出装置接 口电路(例如，连接器和支持电路)，音频输入装置924或音频输出装置908 可以耦合到该音频输入或输出装置接口电路。
计算装置900可以包括处理装置902(例如，一个或多个处理装置)。 如本文使用的，术语“处理装置”或“处理器”可以指处理来自寄存器和/ 或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器 中的其它电子数据的任何器件或器件的部分。处理装置902可以包括一个 或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元 (CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的 专用处理器)、服务器处理器或任何其它适当的处理装置。计算装置900可 以包括存储器904，存储器904自身可以包括一个或多个存储器器件，例如 易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器 (例如，只读存储器(ROM))、闪存存储器、固态存储器和/或硬盘驱动器。 在一些实施例中，存储器904可以包括与处理装置902共享管芯的存储器。 该存储器可以用作高速缓冲存储器，并且可以包括嵌入式动态随机存取存 储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，计算装置900可以包括通信芯片912(例如，一个或 多个通信芯片)。例如，通信芯片912可以被配置为管理用于向计算装置900 以及从计算装置900传输数据的无线通信。术语“无线”及其派生词可以 用于描述可以通过使用经调制的电磁辐射通过非固态介质传送数据的电 路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装 置不包含任何导线，尽管在一些实施例中它们可能不包含导线。
通信芯片912可以实施若干无线标准或协议中的任何标准或协议，包 括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 5302.11 系列)、IEEE 5302.16标准(例如，IEEE 5302.16-2005修订版)、长期演进 (LTE)计划连同其任何修改版、更新和/或修订版(例如，高级LTE计划、 超级移动宽带(UMB)计划(也称为“3GPP2”)等)。兼容IEEE 5302.16 的宽带无线接入(BWA)网络一般被称为WiMAX网络，这是代表全球微 波接入互操作性的缩写，其是通过IEEE 5302.16标准的一致性和互操作性 测试的产品的证明标志。通信芯片912可以根据全球移动通信系统(GSM)、 通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接 入(HSPA)、演进的HSPA(E-HSPA)或LTE网络来工作。通信芯片912 可以根据增强型数据速率GSM演进(EDGE)、GSM EDGE无线电接入网 络(GERAN)、通用陆接地无线电接入网络(UTRAN)或演进的UTRAN (E-LJTRAN)来工作。通信芯片912可以根据码分多址(CDMA)、时分 多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及 其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议来 工作。在其它实施例中，通信芯片912可以根据其它无线协议工作。计算 装置900可以包括天线922，以方便无线通信和/或接收其它无线通信(例 如，AM或FM无线电传输)。
在一些实施例中，通信芯片912可以管理有线通信，例如电、光或任 何其它适当的通信协议(例如，以太网)。如上所述，通信芯片912可以包 括多个通信芯片。例如，第一通信芯片912可以专用于较短距离的无线通 信，例如Wi-Fi和蓝牙，并且第二通信芯片912可以专用于较长距离的无线 通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在 一些实施例中，第一通信芯片912可以专用于无线通信，并且第二通信芯 片912可以专用于有线通信。
计算装置900可以包括电池/电源电路914。电池/电源电路914可以包 括一个或多个储能装置(例如，电池或电容器)和/或用于将计算装置900 的部件耦合到独立于计算装置900的能源(例如，交流线功率)的电路。
计算装置900可以包括显示装置906(或对应的接口电路，如上所述)。 显示装置906可以包括任何视觉指示器，例如平视显示器、计算机监视器、 投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显 示器。
计算装置900可以包括音频输出装置908(或对应的接口电路，如上所 述)。音频输出装置908可以包括产生可听指示器的任何装置，例如扬声器、 耳机或耳塞。
计算装置900可以包括音频输入装置924(或对应的接口电路，如上所 述)。音频输入装置924可以包括产生表示声音的信号的任何装置，例如麦 克风、麦克风阵列或数字仪表(例如，具有乐器数字化接口(MIDI)输出 的仪器)。
计算装置900可以包括全球定位系统(GPS)装置918(或对应的接口 电路，如上所述)。GPS装置918可以与基于卫星的系统通信，并且可以接 收计算装置900的位置，如本领域已知的。
计算装置900可以包括其它输出装置910(或对应的接口电路，如上所 述)。其它输出装置910的示例可以包括音频编解码器、视频编解码器、打 印机、用于向其它装置提供信息的有线或无线发射机或附加的存储装置。
计算装置900可以包括其它输入装置920(或对应的接口电路，如上所 述)。其它输入装置920的示例可以包括加速度计、陀螺仪、罗盘、图像拍 摄装置、键盘、诸如鼠标的光标控制装置、指示笔、触摸板、条形码读取 器、快速响应(QR)代码读取器、任何传感器或射频标识(RFID)读取器。
计算装置900可以具有任何期望的形状因子，例如手持或移动计算装 置(例如，蜂窝电话、智能电话、移动互联网装置、音乐播放器、平板计 算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、 超级移动个人计算机等)、台式计算装置、服务器或其它联网的计算部件、 打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字 相机、数字摄像机或可穿戴计算装置。在一些实施例中，计算装置900可 以是处理数据的任何其它电子装置。
以下示例涉及其它实施例。可以通过各种方式将不同实施例的各种特 征与包括的一些特征组合并排除其它特征，以适合各种不同的应用。
示例1为一种集成电路封装基底，包括：内部接地平面层；内部接地 层上的电介质层；电介质层上的微带信号层，其中该微带信号层是顶部传 输线层；微带信号层上的阻焊剂层；以及阻焊剂层上的表面导电层，其中 表面导电层电连接到内部接地层。
示例2可以包括示例1的主题，并且还可以具体规定表面导电层材料 包括铜、镍、钯、铝、银和金中的一种或多种。
示例3可以包括示例1-2中的任一项的主题，并且还可以具体规定表面 导电层呈现无电镀敷的属性特性。
示例4可以包括示例1-3中的任一项的主题，并且还可以具体规定表面 导电层覆盖封装基底的整个暴露表面。
示例5可以包括示例1-3中的任一项的主题，并且还可以具体规定表面 导电层覆盖封装基底的暴露表面的一部分。
示例6可以包括示例5的主题，并且还可以具体规定微带信号层的线 几何结构发生改变以使被表面导电层覆盖的区域的阻抗值与未被表面导电 层覆盖的区域的阻抗值匹配。
示例7可以包括示例6的主题，并且还可以具体规定微带信号层的线 几何结构在被表面导电层覆盖的区域中比在未被表面导电层覆盖的区域中 更窄。
示例8可以包括示例1-7中的任一项的主题，并且还可以具体规定一个 或多个过孔形成表面导电层和内部接地层之间的电连接。
示例9可以包括示例1-8中的任一项的主题，并且还可以具体规定阻焊 剂层的厚度大于电介质层的厚度。
示例10是一种用于制造集成电路封装基底的方法，该方法包括：在基 底上形成内部接地层；在内部接地层上形成电介质层；在电介质层上形成 微带信号层；在微带信号层上形成阻焊剂层；在阻焊剂层上形成表面导电 层；以及在表面导电层和内部接地层之间形成电连接。
示例11可以包括示例10的主题，并且还可以具体规定表面导电层材 料包括铜、镍、钯、铝、银和金中的一种或多种。
示例12可以包括示例10-11中的任一项的主题，并且还可以具体规定 通过无电镀敷沉积表面导电层。
示例13可以包括示例10-12中的任一项的主题，并且还可以具体规定 表面导电层覆盖封装基底的整个暴露表面。
示例14可以包括示例10-12中的任一项的主题，并且还可以具体规定 表面导电层覆盖封装基底的暴露表面的一部分。
示例15可以包括示例14的主题，并且还可以具体规定微带信号层的 线几何结构发生改变以使被表面导电层覆盖的区域的阻抗值与未被表面导 电层覆盖的区域的阻抗值匹配。
示例16可以包括示例15的主题，并且还可以具体规定形成微带信号 层还包括：缩窄微带线宽度以使被表面导电层覆盖的区域的阻抗值与未被 表面导电层覆盖的区域的阻抗值匹配。
示例17可以包括示例10-16中的任一项的主题，并且还可以具体规定 一个或多个过孔形成表面导电层和内部接地层之间的电连接。
示例18可以包括示例10-17中的任一项的主题，并且还可以具体规定 阻焊剂层的厚度大于电介质层的厚度。
示例19是一种集成电路封装，包括：管芯；第一级互连；第二级互连； 封装基底，该封装基底包括：内部接地平面层；内部接地层上的电介质层； 电介质层上的微带信号层，其中该微带信号层是顶部传输线层；微带信号 层上的阻焊剂层；以及阻焊剂层上的表面导电层，其中表面导电层电连接 到内部接地层。
示例20可以包括示例19的主题，并且还可以具体规定表面导电层材 料包括铜、镍、钯、铝、银和金中的一种或多种。
示例21可以包括示例19-20中的任一项的主题，并且还可以具体规定 表面导电层呈现无电镀敷的属性特性。
示例22可以包括示例19-21中的任一项的主题，并且还可以具体规定 表面导电层覆盖封装基底的整个暴露表面。
示例23可以包括示例19-21中的任一项的主题，并且还可以具体规定 表面导电层覆盖封装基底的暴露表面的一部分。
示例24可以包括示例23的主题，并且还可以具体规定微带信号层的 线几何结构发生改变以使被表面导电层覆盖的区域的阻抗值与未被表面导 电层覆盖的区域的阻抗值匹配。
示例25可以包括示例24的主题，并且还可以具体规定微带信号层的 线几何结构在被表面导电层覆盖的区域中比在未被表面导电层覆盖的区域 中更窄。
示例26可以包括示例19-25中的任一项的主题，并且还可以具体规定 一个或多个过孔形成表面导电层和内部接地层之间的电连接。
示例27可以包括示例19-26中的任一项的主题，并且还可以具体规定 阻焊剂层的厚度大于电介质层的厚度。
示例28是一种计算装置，包括：电路板；以及耦合到电路板的集成电 路封装，其中集成电路封装包括：管芯；第一级互连；第二级互连；封装 基底，该封装基底包括：内部接地层；内部接地层上的电介质层；电介质 层上的微带信号层，其中该微带信号层是顶部传输线层；微带信号层上的 阻焊剂层；以及阻焊剂层上的表面导电层，其中表面导电层电连接到内部 接地层。
示例29可以包括示例28的主题，并且还可以具体规定表面导电层材 料包括铜、镍、钯、铝、银和金中的一种或多种。
示例30可以包括示例28-29中的任一项的主题，并且还可以具体规定 表面导电层呈现无电镀敷的属性特性。
示例31可以包括示例28-30中的任一项的主题，并且还可以具体规定 表面导电层覆盖封装基底的整个暴露表面。
示例32可以包括示例28-30中的任一项的主题，并且还可以具体规定 表面导电层覆盖封装基底的暴露表面的一部分。
示例33可以包括示例32的主题，并且还可以具体规定微带信号层的 线几何结构发生改变以使被表面导电层覆盖的区域的阻抗值与未被表面导 电层覆盖的区域的阻抗值匹配。
示例34可以包括示例33的主题，并且还可以具体规定微带信号层的 线几何结构在被表面导电层覆盖的区域中比在未被表面导电层覆盖的区域 中更窄。
示例35可以包括示例28-34中的任一项的主题，并且还可以具体规定 一个或多个过孔形成表面导电层和内部接地层之间的电连接。
示例36可以包括示例28-35中的任一项的主题，并且还可以具体规定 阻焊剂层的厚度大于电介质层的厚度。