本发明属于半导体技术领域，特别是涉及一种高电子迁移率晶体管外延结构。
背景技术：
相比于第一、二代半导体材料，第三代半导体材料gan材料具有禁带宽度大、击穿场强高、电子迁移率大、抗辐射能力强等优点，其在电力电子器件领域具有极大的发展潜力。其中硅衬底gan基电力电子器件就是其中的研究热点，主要原因是硅衬底具有良好的散热性能且成本低廉，不仅容易获得不同尺寸不同类型的衬底，而且基于硅衬底的gan基器件可与传统的硅器件进行系统集成。
目前，在硅衬底上生长gan难度比较大，主要表现在以下两个方面：第一，由于硅衬底热膨胀系数远小于gan，在高温下生长gan再降至室温后，gan层会受到来自硅衬底的张应力，导致外延片弯曲甚至龟裂；第二，由于硅衬底与gan晶格失配大，导致gan晶体质量差，位错密度大。现在常用的做法是在硅衬底与gan之间插入应力缓冲层，该应力缓冲层包含al组分逐渐减小的多个alxga1-xn层，例如aln-al0.7ga0.3n-al0.3ga0.7n-gan，该应力缓冲层能够利用各层之间的晶格常数差异形成的压应力来平衡硅衬底的热膨胀系数差异带来的张应力。上述做法可在一定程度上有效地降低gan受到的张应力，消除裂纹，但是其对提高gan的晶体质量有限；还有尽管多个alxga1-xn层之间的界面可降低位错密度，但是gan中存留的位错密度仍然偏高，这样就会降低器件击穿电压，减小电子迁移率，从而使当前硅衬底gan基电力电子器件的性能远低于理论极限。
技术实现要素：
针对上述现有技术，本发明要解决的技术问题在于提供一种击穿电压高、电子迁移率大的高电子迁移率晶体管外延结构。
为解决上述技术问题，本发明提供了一种高电子迁移率晶体管外延结构，包括硅衬底，在硅衬底上依次设有缓冲层、位错锐减结构、高阻层、沟道层、势垒层和盖层，所述位错锐减结构包括aln应力层、gan三维层和gan合并层，所述gan三维层为利用晶格常数差异在所述aln应力层上形成的，所述gan合并层为利用所述gan三维层的侧向外延形成的。
更优的，所述aln应力层的厚度为h，其中10nm≤h≤50nm。
更优的，所述缓冲层为由aln，alxga(1-x)n，alyga(1-y)n依次组成的三层结构，其中0.5≤x≤0.9，0.2≤y≤0.6，且y＜x。
更优的，所述的缓冲层为由aln，alxga(1-x)n，alyga(1-y)n，gan依次组成的四层结构，其中0.5≤x≤0.9，0.2≤y≤0.6，且y＜x。
更优的，所述高阻层为掺杂碳元素的gan层，厚度为2μm～5μm，所述gan高阻层的碳元素掺杂浓度为1×1018～1×1020/cm3。
更优的，所述沟道层为非故意掺杂的gan层，厚度为100nm～500nm。
更优的，所述势垒层为alxga(1-x)n层，厚度为10nm～30nm，其中0.1≤x≤0.5。
更优的，所述盖层为sin或p-gan。
相比于现有技术，本发明的有益效果是：与传统硅衬底gan基高电子迁移率晶体管(hemt)结构相比，本发明在缓冲层和gan高阻层之间引入了一层位错锐减结构，该位错锐减结构通过采用aln作为应力层，即利用aln与gan之间的晶格常数差异形成的应力，在aln应力层上直接生长gan三维层，然后通过采用侧向外延技术在gan三维层上形成gan合并层，这样就无需二次外延，结构简单且实用性高，同时可以大幅地降低hemt材料中的位错密度，提高晶体质量，从而提升hemt器件的电子迁移率、击穿电压以及漏电流等特性。
附图说明
图1为本发明一种高电子迁移率晶体管外延结构第一种实施例的结构示意图。
图示说明：1-硅衬底，21-缓冲层一，22-缓冲层二，23-缓冲层三，24-缓冲层四，31-aln应力层，321-gan三维层，322-gan合并层，4-高阻层，5-沟道层，6-势垒层，7-盖层。
图2为本发明一种高电子迁移率晶体管外延结构第二种实施例的结构示意图。
图示说明：1-硅衬底，21-缓冲层一，22-缓冲层二，23-缓冲层三，31-aln应力层，321-gan三维，322-gan合并层，4-高阻层，5-沟道层，6-势垒层，7-盖层。
具体实施方式
下面结合附图和优选实施例对本发明作进一步地说明。
实施例1：
如图1所示为本发明一种高电子迁移率晶体管外延结构第一种实施例的结构示意图，包括p型高阻单晶硅衬底1，在硅衬底1上依次设置有缓冲层、位错锐减结构、高阻层4、沟道层5、势垒层6和盖层7，其中缓冲层为由aln，alxga(1-x)n，alyga(1-y)n，gan依次组成的四层结构，位错锐减结构包括aln应力层31、gan三维层32和gan合并层33。
在上述衬底1上依次设置有aln作为缓冲层一21，在缓冲层一21上设置有alxga(1-x)n作为缓冲层二22，缓冲层二22的al组分为60％-80％，在缓冲层二22上设置有alyga(1-y)n作为缓冲层三23，缓冲层三23的al组分为20％-40％，在缓冲层三23上设置有gan作为缓冲层四24，这样设置可缓解由于硅衬底1与各外延层间的晶格失配和热膨胀系数差异带来的应力。此外，缓冲层二22的al组分设计为60％～80％，缓冲层三23的al组分设计为20％～40％，是考虑到若两层之间的al组分变化过大，则两层之间的晶格常数差异也会很大，即应力也会很大，晶格差异过大时，外延生长过程中就会直接生成位错释放应力，从而导致压应力无法积累；若两层之间的al组分变化很小，两层之间的晶格常数差异也会很小，此时虽然会共格生长产生压应力，但是由于两者晶格常数差异小，单位厚度积累的压应力会很小，这样就需要生长很厚的alxga(1-x)n才能积累足够的压应力，从而不利于外延的生长。
在上述缓冲层四24上设置有aln应力层31，厚度为10nm～20nm，在aln应力层31上利用晶格常数差异形成gan三维层321，在gan三维层321上利用侧向外延形成gan合并层322。上述aln应力层31的厚度设计为10nm～20nm，是考虑到aln应力层31的晶格会随着厚度的增加由完全共格状态转变到完全弛豫状态，即如果aln应力层31太薄，则其晶格常数与gan接近，难以提供足够的势能，同时aln在gan上生长，会受到一定的张应力，而我们生长缓冲层的目的是为了积累压应力；如果aln应力层31太厚，则会释放缓冲层中累积的压应力，导致后续降温过程中的张应力太大而产生裂纹。
在上述gan合并层322上设置有高掺碳的gan作为高阻层4，高阻层4厚度为2μm～5μm，高阻层4中的碳浓度为1×1018/cm3～1×1020/cm3。在高阻层4上设置有非故意掺杂的gan作为沟道层5，沟道层5的厚度为100nm～300nm。在沟道层5上设置有algan作为势垒层6，势垒层6的厚度为10nm～30nm。在势垒层6上设置有sin或p-gan作为盖层7。
实施例2：
如图2所示为本发明一种高电子迁移率晶体管外延结构第二种实施例的结构示意图，包括p型高阻单晶硅衬底1，在硅衬底1上依次设置有缓冲层、位错锐减结构、高阻层4、沟道层5、势垒层6和盖层7，其中缓冲层为由aln，alxga(1-x)n，alyga(1-y)n依次组成的三层结构，位错锐减结构包括aln应力层31、gan三维层32和gan合并层33。
在上述衬底1上依次设置有aln作为缓冲层一21，在缓冲层一21上设置有alxga(1-x)n作为缓冲层二22，缓冲层二22的al组分为60％-80％，在缓冲层二22上设置有alyga(1-y)n作为缓冲层三23，缓冲层三23的al组分为20％-40％。
在上述缓冲层三23上设置有aln应力层31，在aln应力层31上利用晶格常数差异形成gan三维层321，在gan三维层321上利用侧向外延形成gan合并层322，在gan合并层322上设置有高掺碳的gan作为高阻层4，高阻层4厚度为2μm～5μm，高阻层4中的碳浓度为1×1018/cm3～1×1020/cm3，在高阻层4上设置有非故意掺杂的gan作为沟道层5，沟道层5的厚度为100nm～300nm，在沟道层5上设置有algan作为势垒层6，势垒层6的厚度为10nm～30nm，在势垒层6上设置有sin或p-gan作为盖层7。
以上所述仅表达了本发明的优选实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形、改进及替代，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。