本发明涉及半导体器件技术领域，具体涉及一种具有高势垒插入层的晶体管器件。
背景技术：
现有的具有异质结结构的横向器件，主要依靠器件栅极与源极之间的有源区承受耐压，并不能完全发挥高耐压材料高击穿电压的优势。其次，横向器件较难实现增强型，且器件性能易受材料表面态的影响，如引起电流坍塌、阈值电压波动等问题。再次，在超高电压应用中，通过增加栅极与源极之间的距离来提高横向器件的耐压，将导致大幅度增加芯片面积，不利于现代电力电子系统实现小型化、集成化和低成本。
相比于横向器件，垂直场效应晶体管不仅可以有效解决上述问题，而且在便于封装和散热等方面具有优势，更加适用于大功率电力电子领域的应用。一般的垂直场效应晶体管包括依次层叠的漏电极、衬底、耐压层、沟道层、接触层、源电极。2008年日本罗姆半导体公司提出具有凹槽栅结构的垂直gan基场效应晶体管，见参考文献h.otake,et.al,"verticalgan-basedtrenchgatemetaloxidesemiconductorfield-effecttransistorsonganbulksubstrates,"appliedphysicsexpress,vol.1,p.011105,2008。所记载的器件主要包括依次层叠的漏电极、n+-gan衬底、n--gan耐压层、p-gan沟道层、n+-gan接触层、源电极和沟槽栅结构。该器件主要依靠n--gan耐压层和p-gan沟道层之间形成p-n结来实现耐压，器件击穿与n--gan耐压层掺杂浓度和厚度相关，欲提高器件耐压，则需降低n--gan耐压层掺杂浓度和/或增加n--gan耐压层厚度，但是器件导通电阻也会随之相应增加。
专利文献1[中国专利申请公开号cn103035707a]和专利文献2[中国专利申请公开号cn104167442a]分别提出在垂直gan基场效应晶体管的耐压层中引入超结或p型gan岛结构来提高器件击穿电压，但是上述两种结构的制造工艺相当复杂，不易实现。因此，如何高效简便地提高垂直场效应晶体管的耐压成为当前业界亟待解决的重点难题之一。
技术实现要素：
为了解决上述现有技术存在的问题，本发明目的在于提供同时具备高击穿电压和低导通电阻特性的一种具有高势垒插入层的晶体管器件。
本发明所述的一种具有高势垒插入层的晶体管器件，包括设有沟道层和栅电极的垂直场效应晶体管，其特征在于，在所述沟道层任一表面或沟道层内设有高势垒插入层,所述的高势垒插入层与沟道层电性连接且与栅电极绝缘连接，所述的高势垒插入层用于在栅电极的调控下，控制电子在沟道层内的迁移。
优选地，所述高势垒插入层为algan插入层。
优选地，所述algan插入层中al组分为x，其范围为0.05≤x≤0.95。
优选地，所述algan插入层为n型掺杂或p型掺杂或不掺杂。
优选地，所述algan插入层厚度为t，其范围为1nm≤t≤2μm。
优选地，所述一种具有高势垒插入层的晶体管，包括：依次层叠的漏电极、衬底、耐压层、高势垒插入层、沟道层、接触层，所述沟道层与高势垒插入层电性连接；所述接触层远离沟道层的表面设有源电极；凹槽自接触层远离沟道层表面向耐压层方向延伸至耐压层内部；所述凹槽内设有栅电极，所述凹槽内表面设置有用于绝缘栅电极的栅介质层。
优选地，所述一种具有高势垒插入层的晶体管，包括：依次层叠的漏电极、衬底、耐压层、沟道层、高势垒插入层、接触层，所述沟道层与高势垒插入层电性连接；所述接触层远离沟道层的表面设有源电极；凹槽自接触层远离沟道层表面向耐压层方向延伸至耐压层内部；所述凹槽内设有栅电极，所述凹槽内表面设置有用于绝缘栅电极的栅介质层。
优选地，所述一种具有高势垒插入层的晶体管，包括：依次层叠的漏电极、衬底、耐压层、沟道层、接触层，所述高势垒插入层平行布置在所述沟道层内，所述沟道层与高势垒插入层电性连接；所述接触层远离沟道层的表面设有源电极；凹槽自接触层远离沟道层表面向耐压层方向延伸至耐压层内部；所述凹槽内设有栅电极，所述凹槽内表面设置有用于绝缘栅电极的栅介质层。
优选地，所述衬底为n+-gan衬底；所述耐压层为n--gan耐压层；所述沟道层为p-gan沟道层；所述接触层为n+-gan接触层。
本发明所述的一种具有高势垒插入层的晶体管器件，其优点在于，引入的高势垒插入层因为其具有的高势垒特性使得晶体管器件在关断状态下具有高耐压特性。栅电极能够调控高势垒插入层的势垒，当高势垒插入层的势垒受栅电极调控降低时，晶体管器件导通，且具有较小的导通电阻。通过引入高势垒的插入层及对其势垒的调控，使得所述一种具有高势垒插入层的晶体管器件同时具备了高耐压和低导通电阻的特性。且制备本发明所述一种具有高势垒插入层的晶体管器件的工艺简单可靠，成本较低。
附图说明
图1是本发明所述一种具有高势垒插入层的晶体管器件当高势垒插入层布置在沟道层与耐压层之间时的结构示意图；
图2是本发明所述一种具有高势垒插入层的晶体管器件当高势垒插入层布置在沟道层和接触层之间时的结构示意图；
图3是本发明所述一种具有高势垒插入层的晶体管器件在高势垒插入层布置在沟道层内时的结构示意图；
图4是本发明所述一种具有高势垒插入层的晶体管器件中引入的algan插入层势垒高度随栅极电压变化趋势图。
图中附图标记说明：101、漏电极；102、衬底；103、耐压层；104、高势垒插入层；105、沟道层；106、接触层；107、源电极；108、凹槽；109、栅介质层；110、栅电极。
具体实施方式
本发明所述的一种具有高势垒插入层的晶体管器件，包括设有沟道层105和栅电极110的垂直场效应晶体管，在沟道层105任一表面或沟道层105内设有高势垒插入层104,高势垒插入层104与沟道层105电性连接且与栅电极110绝缘连接，高势垒插入层104用于在栅电极110的调控下，控制电子在沟道层105内的迁移。引入的高势垒插入层104具备高势垒的特性，在晶体管器件关断状态下，能有效阻挡电子流入耐压层103，进而减少电子的碰撞电离，提高了晶体管器件在关断状态下的击穿电压，实现高耐压的特性。栅电极110调控高势垒插入层104的势垒，当高势垒插入层104的势垒受栅电极110作用迅速降低时，原来被高势垒插入层104阻挡的电子可以顺利通过，晶体管器件导通，且具有较小的导通电阻。高势垒插入层104的高势垒特性及其势垒可被调控使得晶体管器件在具备高耐压特性的同时，还兼具低导通电阻的特性。
高势垒插入层104为algan插入层。
algan插入层中al组分为x，其范围为0.05≤x≤0.95，algan插入层的势垒在所述范围内随着x的值的增大呈现先升高后降低的趋势。
algan插入层为n型掺杂或p型掺杂或不掺杂。
algan插入层厚度为t，其范围为1nm≤t≤2μm，当algan插入层厚度处于此范围内时algan插入层具有较高的势垒和较低的内阻。
一种具有高势垒插入层的晶体管器件，包括：漏电极101、衬底102、耐压层103、沟道层105、接触层106、凹槽108；漏电极101、衬底102、耐压层103、沟道层105、接触层106依次层叠；接触层106远离沟道层105的表面设有源电极107；凹槽108自接触层106远离沟道层105表面向耐压层103方向延伸至耐压层103内部；凹槽108内设有栅电极110，凹槽内表面设置有用于绝缘栅电极110的栅介质层109。
衬底102为n+-gan衬底；耐压层103为n--gan耐压层；沟道层105为p-gan沟道层；接触层106为n+-gan接触层。
高势垒插入层104的布置位置至少有三种不同的实施方式：
实施例1.如图1所示，高势垒插入层104平行布置在耐压层103和沟道层105之间，高势垒插入层104与沟道层105电性连接。
实施例2.如图2所示，高势垒插入层104平行布置在沟道层105和接触层106之间，高势垒插入层104与沟道层105电性连接。
实施例3.如图3所示，高势垒插入层104平行布置在沟道层105内，高势垒插入层104与沟道层105电性连接。
对于上述三种不同的实施方式，都能得到高势垒插入层104与沟道层105电性连接的结构。使得高势垒插入层104在自身处于高势垒状态时，可以依靠高势垒特性阻挡电子；当高势垒插入层105在栅电极110的调控下势垒降低时，电子可以通过高势垒插入层104。
本发明所述一种具有高势垒插入层的晶体管器件引入了高势垒的algan插入层，algan插入层与p-gan沟道层电性连接。algan插入层在晶体管器件处于关断状态下，即栅源电压差为0时，algan插入层具有高势垒的特性，从源电极107注入的电子被algan插入层阻挡，无法通过algan插入层流入n--gan耐压层，减少了电子的碰撞电离，提高了晶体管器件在关断状态下的击穿电压，实现了晶体管器件的高耐压特性。当栅电极110施加足够大的正电压，如栅源电压差为2-10v时，如图4所示，algan插入层的势垒随栅电极110电压的增大迅速降低，原来在algan插入层处被阻挡的电子可以进入耐压层103，晶体管器件导通，且具有较小的导通电阻。本发明所述一种具有高势垒插入层的晶体管器件通过引入高势垒的algan插入层及设置栅电极110对其势垒进行调控，使得晶体管器件在具备高耐压特性的同时还兼具低导通电阻的特性。另外，制备本发明所述一种具有高势垒插入层的晶体管的工艺简单可靠，制备成本低。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。