通孔结构及其形成方法与流程

本发明的实施例涉及通孔结构及其形成方法。

背景技术：

半导体集成电路(ic)产业经历了指数增长。ic材料和设计上的技术进步产生了多代ic，其中，每一代都具有比先前一代更小且更复杂的电路。在ic发展过程中，功能密度(即单位芯片面积上互连器件的数量)通常增大，而几何尺寸(即，使用制造工艺可以创建的最小的组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小还增加了处理和制造ic的复杂程度，并且为了实现这些进步，需要在ic处理和制造中的类似的发展。

例如，相变存储器在电流通过加热元件的情况下工作，以快速加热并将相变材料淬火成非晶态或结晶态，并且通常希望制造尽可能小的加热元件。在一些实施例中，诸如由氮化钛(tin)制成的通孔的紧凑的加热元件与相变材料物理接触，由于其较小的尺寸有助于减小相变存储器的形状因数，并且由于其较高的加热效率还增加了相变存储器的速度。然而，随着半导体技术进行至较小的几何形状，不限于相变存储器，用于通孔图案化的传统的光刻胶方法受到光刻胶组分的分辨率和成分的限制，其中，光刻胶组分可能遭受光刻胶浮渣和不良的临界尺寸均匀性(cdu)问题。因此，尽管形成通孔的现有方法通常能够满足它们的预期目的，但它们还没有在各个方面都完全令人满意。

技术实现要素：

本发明的实施例提供了一种形成半导体器件的方法，包括：提供具有导电柱的衬底、位于所述导电柱上方的介电层以及位于所述介电层上方的多个牺牲块，从顶视图中，所述多个牺牲块围绕所述导电柱；沉积覆盖所述多个牺牲块的牺牲层，所述牺牲层具有正位于所述导电柱之上的凹槽；在所述牺牲层上方沉积硬掩模层；从所述凹槽的底部去除所述硬掩模层的部分；使用所述硬掩模层作为蚀刻掩模来蚀刻所述凹槽的底部，从而暴露所述导电柱的顶面；以及在所述凹槽内形成导电材料，所述导电材料与所述导电柱的顶面物理接触。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：提供具有底部电极的半导体衬底；在所述半导体衬底之上形成化学机械平坦化(cmp)停止层；在所述化学机械平坦化停止层之上形成第一牺牲层；图案化所述第一牺牲层以形成从顶视图中围绕所述底部电极的多个牺牲块；在所述多个牺牲块上方沉积第二牺牲层，其中，所述第二牺牲层具有正位于所述底部电极之上的凹槽；从所述凹槽的底部去除所述第二牺牲层的部分，从而在所述凹槽的底部处暴露所述化学机械平坦化停止层；通过所述凹槽的底部蚀刻所述化学机械平坦化停止层，从而在所述化学机械平坦化停止层中形成通孔；以及用导电材料填充所述通孔，其中，所述导电材料与所述底部电极物理接触。

本发明的又一实施例提供了一种半导体器件，包括：衬底；底部电极，位于所述衬底中；介电层，位于所述底部电极之上；导电通孔，穿过所述介电层，所述导电通孔与所述底部电极物理接触并且具有小于1.0的宽高比；硫族化物玻璃层，位于所述导电通孔上之上；以及顶部电极，位于所述硫族化物玻璃层之上。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据一些实施例的具有相变随机存取存储器(pcram)单元的半导体器件的截面图。

图2a和图2b示出根据本发明的各个方面的形成具有pcram单元的半导体器件的方法的流程图。

图3、图4、图5a、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是根据一些实施例的具有根据图2a和图2b中的方法构造的pcram单元的半导体器件的截面图。

图5b至图5d示出根据一些实施例的半导体器件的pcram单元的顶视图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，否则该术语旨在包括在所述数字的+/-10％范围内的数字。例如，术语“约5nm”包括从4.5nm至5.5nm的尺寸范围。

本发明通常涉及半导体器件中的通孔结构及其形成方法。更特别地，本发明涉及提供作为相变存储器单元中的加热元件的底部通孔的方法和结构。相变存储器也称为相变随机存取存储器(pcram)，其是非易失性存储器的一种类型，其中，在一些实施例中，诸如硫族化物半导体的相变材料用于存储状态。例如，通过流过产生热量的加热元件的电流，相变材料中的功能区的状态在结晶态和非晶态之间切换。在结晶态中，相变材料具有低电阻率，而在非晶态中具有高电阻率。相变材料在结晶态和非晶态两者中的特定温度范围内是稳定的，并且可以通过热激发在两个状态之间来回切换。非晶态和结晶态中的相变材料的电阻率比通常大于1000，并且然后使用功能区的状态来表示存储的数据。例如，如果功能区处于结晶态，则在热激发之后，所存储的数据是低逻辑电平(例如，低)。如果功能区处于非晶态，则所存储的数据是高逻辑电平(例如，高)。pcram具有包括高速、低功率、非易失性、高密度和低成本的多个操作和工程优势。例如，pcram器件是非易失性的，并且可以快速写入，例如，在小于约50纳秒内。pcram单元可以具有高密度并且与cmos逻辑兼容并且通常可以以比其他类型的存储器单元更低的成本进行生产。

图1示出根据实施例的具有pcram单元的半导体器件100的截面图。半导体器件100包括衬底102(在图1中部分示出)。衬底102可以是由诸如硅、硅锗、砷化镓等的半导体材料形成的半导体衬底，并且可以是块块状衬底或绝缘体上半导体衬底。半导体器件100包括将要形成一个或多个pcram单元106的pcram区104a和可以是逻辑电路区的外围区104b，其中，该逻辑电路区包括但不限于pcram单元的控制电路。

衬底102包括一个或多个导电柱108a和108b。导电柱108a和108b可以由钨(w)、铝(al)、铜(cu)、alcu和/或其他合适的导电材料形成。形成导电柱108a和108b可以包括单镶嵌工艺或双镶嵌工艺。在又一实施例中，导电柱108a和108b由多晶硅和/或其他合适的材料制成。在一些实施例中，导电柱108a和108b是形成在层间介电(ild)层中的接触插塞，用于访问形成在衬底102的下层中的晶体管(未示出)的源极/漏极区和/或栅电极。在pcram区104a中，导电柱108a也称为pcram单元106的底部电极108a。

在pcram区104a中，通孔116电连接至底部电极108a，并且被第一介电层110围绕。在一些实施例中，第一介电层110由碳化硅(sic)、氮化硅(si3n4)和/或其他合适的材料形成。在一些实施例中，通孔116由氮化钛(tin)、钨(w)、氮化钽(tan)和/或其他合适的材料形成。由于通孔116堆叠在相变带124下方，因此通孔116也称为pcram单元106的底部通孔116。通孔116也可以称为pcram单元106的加热元件116，因为当电流流过通孔116时，通孔116产生的热量将改变相变带124的状态。相变带124电连接至底部通孔116。相变带124包括诸如硫族化物材料和/或化学计量材料的相变材料。在一些实施例中，相变带124包括但不限于锗(ge)、碲(te)和锑(sb)。在一个特定的实例中，相变带124包括gesbte合金、aginsbte合金或氧化铪化合物。

在pcram区104a中，顶部电极128堆叠在相变带124之上并电连接至相变带124。在一些实施例中，顶部电极128由tin、tan和/或其他合适的材料形成。可以由第二介电层120围绕相变带124和顶部电极128。第二介电层120可以是ild层或金属间介电(imd)层。在一些实施例中，介电层110和120包括不同的材料组成。在一些实施例中，介电层110和120包括相同的材料(例如，si3n4)，从而使得在它们彼此接触的区域中在介电层110和120之间不存在边界。

在一些实施例中，pcram单元106还包括由第二介电层120围绕的通孔132a和金属线136a，其中，通孔132a和金属线136a将顶部电极128电连接至上部金属层(未示出)和/或其他金属互连件。通孔132a和金属线136a可以由al、cu、alcu、w和/或其他合适的导电材料形成。形成通孔132a和金属线136a可以包括双镶嵌工艺。类似地，在外围区104b中，通孔132b和金属线136b穿过第一介电层110电连接至导电柱108b。

在pcram单元106内，当电流流过底部通孔116和相变带124时，由于其高电阻率，可能在底部通孔116中产生足够的热量，导致相变带124改变状态。底部通孔116的热效率是影响pcram单元的写入速度的一个主要因素。具有低的宽高比的底部通孔结构可以表现出比具有高的宽高比的底部通孔结构更高的电阻率。在一些实施例中，底部通孔116具有小于1.0的宽高比(如图1所示的w/h)。还在一些实施例中，底部通孔116具有在从约0.2至约1.0的范围内的宽高比。在一个特定实例中，底部通孔116具有约0.4的宽高比。在又一实施例中，底部通孔116具有在从约0.1至约0.2的范围内的宽高比。底部通孔116的高度可以在从约20nm至约100nm的范围内(诸如约50nm)。

图2a和图2b示出根据本发明的用于形成半导体器件的方法200的流程图。方法200是实例，并且除了权利要求中的明确列举之外，不旨在限制本发明。可在方法200之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换、消除或重新定位所描述的一些操作。下面结合图3-图15描述方法200，图3-图15示出根据方法200的实施例的在各个制造步骤期间的半导体器件300的截面图。在很多方面，半导体器件300可以大致类似于图1的半导体器件100。

半导体器件300可以是在集成电路(ic)或其部分的处理期间制造的中间器件，ic或其部分可以包括静态随机存取存储器(sram)和/或逻辑电路；诸如电阻器、电容器和电感器的无源组件；以及诸如p型fet(pfet)、n型fet(nfet)、finfet、金属氧化物半导体场效应晶体管(mosfet)、和互补金属氧化物半导体(cmos)晶体管、双极结晶体管、高压晶体管、高频晶体管、其他存储器单元和它们的组合的有源组件。此外，本发明的各个实施例中提供的包括晶体管、栅极堆叠件、有源区、隔离结构和其他部件是为了简明和容易理解，并且不必将实施例限制于任何类型的器件、任何数量的器件、任何数量的区域或任何配置的结构或区域。

在操作202处，方法200(图2a)提供半导体器件300(图3)的前体。为了讨论的简便，半导体器件300的前体也称为器件300。器件300可以包括衬底302和形成在其中或其上的各种部件。在所示实施例中，衬底302是硅衬底。可选地，衬底302可以包括诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或它们的组合。在又一可选实施例中，衬底302可以是绝缘体上半导体(soi)。

衬底302包括第一区304a和第二区304b。第一区304a可以称为pcram区304a，其中将形成pcram单元，以及第二区304b可以称为外围区304b，其中将形成pcram单元的控制电路或其他逻辑电路。衬底302还包括分别位于区域304a和304b中的一个或多个电极(或底部电极)308a和308b。在整个说明书中，电极308a和308b也称为导电柱308a和308b。在一些实施例中，导电柱308a和308b是用于访问形成在衬底302的下层中的晶体管(未示出)的源极/漏极区和/或栅电极的接触插塞。衬底302还可以包括围绕导电柱308a和308b的ild层。导电柱308a和308b的形成工艺可以包括单镶嵌或双镶嵌工艺，其中，在该工艺期间形成ild层，接着形成开口，并且将金属材料填充到开口中。然后实施化学机械抛光(cmp)工艺以去除多余的金属材料，留下导电柱308a和308b。导电柱308a和308b可以由al、cu、alcu、w或其他金属材料形成。在又一实施例中，导电柱108a和108b由多晶硅形成。由于工艺原因，导电柱308a和308b的每个可以具有锥形轮廓，其中上部比相应的下部更宽。

仍然参考图3，在操作204处，方法200(图2a)在衬底302上方形成介电层310。在后续的操作中，介电层310用作其上形成的其他材料层的cmp停止层。因此，介电层310也可以称为cmp停止层310。介电层310可以包括诸如sic、si3n4、氮氧化硅(sion)和/或氧化硅的介电材料。在所示实施例中，介电层310包括sic。介电层310可以形成为任何合适的厚度并且可以通过包括化学汽相沉积(cvd)、低压cvd(lpcvd)、高密度等离子体cvd(hdp-cvd)、物理汽相沉积(pvd)、原子层沉积(ald)和/或其他合适的沉积工艺的任何合适的工艺形成。在所示实施例中，介电层310具有约20nm至约100nm(诸如约50nm)的厚度。

在操作206处，方法200(图2a)在介电层310上方形成第一牺牲层320(图4)。第一牺牲层320可以包括诸如si3n4、正硅酸乙酯(teos)氧化物、氧化硅、sion、碳氮化硅(sicn)、氮氧碳化硅(sicon)、其他介电材料或它们的组合的介电材料。选择第一牺牲层320的组成，使得第一牺牲层320相对于介电层310具有一些蚀刻选择性。在一些实施例中，第一牺牲层320包括氮化硅。第一牺牲层320可以形成为任何合适的厚度并且可以通过包括cvd、lpcvd、hdp-cvd、pvd、ald和/或其他合适的沉积工艺的任何合适的工艺来形成。在所示实施例中，第一牺牲层320具有约20nm至约80nm(诸如约50nm)的厚度。

在操作208处，方法200(图2a)图案化第一牺牲层320以形成从pcram区304a的顶视图(图5a和图5b)围绕导电柱308a的多个牺牲块320a。图5a是沿着图5b的a-a线的器件300的截面图，其中，图5b示出器件300的pcram区304a的顶视图。为了图案化第一牺牲层320，操作208可以包括诸如光刻和蚀刻的各种工艺。光刻工艺可以包括在第一牺牲层320上方形成光刻胶(未示出)。示例性的光刻胶包括对诸如uv光的辐射、深紫外(duv)辐射和/或euv辐射敏感的光敏材料。对器件300实施光刻曝光以将光刻胶的选定区域暴露于辐射。曝光导致在光刻胶的曝光区中发生化学反应。曝光后，将显影剂施加至光刻胶。显影剂在正性抗蚀剂显影工艺的情况下溶解或以其他方式去除曝光区，或者在负性抗蚀剂显影工艺的情况下溶解或以其他方式去除未曝光区。合适的正性显影剂包括tmah(四甲基氢氧化铵)、koh和naoh，并且合适的负性显影剂包括诸如乙酸正丁酯、乙醇、己烷、苯和甲苯的溶剂。在显影光刻胶之后，可通过诸如湿蚀刻、干蚀刻、反应离子蚀刻(rie)、灰化和/或其他合适的蚀刻方法的蚀刻工艺去除第一牺牲层320的暴露部分。通过选择以第一牺牲层320的材料组成为目标，同时抵抗介电层310的蚀刻的蚀刻剂，保留由介电层310覆盖的导电柱308a和308b。在所示实施例中，去除外围区304b中的第一牺牲层320，而保留第一牺牲层320的位于pcram区304a中的部分，产生由多个牺牲块320a构成的图案化的第一牺牲层320。在蚀刻之后，可以去除光刻胶。

仍然参考图5a和图5b，牺牲块320a以图案的方式在相邻导电柱308a之间交错，从而使得多个牺牲块320a围绕(或环绕)每个导电柱308a。多个牺牲块320a可以与相应围绕的导电柱308a等距。在所示实施例中，通过四个牺牲块320a围绕每个导电柱308a。在另一实施例中，诸如图5c所示，通过三个牺牲块320a围绕每个导电柱308a。在各个实施例中，可以通过诸如五个或多于五个的任何合适的数量的牺牲块320a围绕每个导电柱308a。作为实例，图5d示出其中五个牺牲块320a围绕每个导电柱308a的实施例。

在所示实施例中，牺牲块320a具有圆柱形状。在其他实施例中，牺牲块320a可以具有诸如顶视图中的正方形或其他多边形形状的各种形状。在所示实施例中，从顶视图中，牺牲块320a与其相应的导电柱308a重叠。在一些实施例中，重叠面积可以小于相应导电柱308a的顶面面积的20％。还在一些实施例中，重叠面积可以是相应导电柱308a的顶面面积的约5％。在又一实施例中，牺牲块320a的侧壁从相应导电柱308a的边缘偏移，从而使得从顶视图中牺牲块320a不与相应导电柱308a重叠。

在操作210处，方法200(图2a)在器件300上方形成覆盖pcram区304a和外围区304b(图6)的第二牺牲层330。在所示实施例中，第二牺牲层330在牺牲块320a的顶部和侧壁上方并且在介电层310的暴露的顶面上方沉积为毯式层。用于第二牺牲层330的合适的介电材料包括si3n4、teos氧化物、氧化硅、sion、sicn、sicon、其他介电材料或它们的组合。可以通过包括cvd、lpcvd、hdp-cvd、pvd或ald的任何合适的技术来沉积介电材料。在许多方面，第二牺牲层330可以大致类似于第一牺牲层320，并且可以对器件300实施类似的沉积工艺以沉积第二牺牲层330。在所示实施例中，第二牺牲层330包括与第一牺牲层320(例如，si3n4)相同的材料组成，从而使得在它们彼此接触的区域中在第二牺牲层330和牺牲块320a之间不存在边界。在又一实施例中，第二牺牲层330和第一牺牲层320包括不同的材料组成。作为实例，第一牺牲层320可以包括si3n4并且第二牺牲层330可以包括teos氧化物，或者第一牺牲层320可以包括teos氧化物并且第二牺牲层330可以包括si3n4。

仍然参考图6，第二牺牲层330在介电材料沉积为毯式层期间在牺牲块320a的位置处形成介电凸块336。在一些实施例中，介电凸块336具有弯曲的侧壁。由围绕相应导电柱308a的牺牲块320a限定的相邻介电凸块336在底部处彼此连接并且在其相应侧壁之间形成凹槽(dip)340。凹槽340是具有底部处的最窄部分和顶部处的最宽开口的锥形轮廓。在一些实施例中，凹槽340的底部低于外围区304b中的第二牺牲层330的顶面。在各个实施例中，凹槽340正位于导电柱308a之上。在一个实例中，凹槽340正位于导电柱308a的中心之上。为了简明，牺牲块320a的厚度表示为h1；介电凸块336的顶部处的第二牺牲层330的厚度表示为h2；凹槽340的底部处的第二牺牲层330的厚度表示为h3；导电柱308a的顶面的宽度表示为w1；两个相邻介电凸块336的顶部之间的距离表示为w2；以及在第二牺牲层330的厚度(h4)为h2的一半(h4＝h2/2)的侧壁处测量的凹槽340的开口宽度表示为w4。在一些实施例中，h3/h1的比率为从约0.2至约1.0，h2/h1的比率为从约1.5至约3.0，w4/w1的比率为从约0.1至约0.4，并且w4/w2的比率为从约0.05至约0.4。在一个特定实例中，h3/h1的比率约为0.5，h2/h1的比率约为2，w4/w1的比率约为0.3，以及w4/w2的比率约为0.2。

在操作212处，方法200(图2a)在器件300上方形成覆盖pcram区304a和外围区304b的硬掩模层350(图7)。在所示实施例中，硬掩模层350在介电凸块336上方并且在凹槽340的底部和侧壁上方沉积为毯式层。硬掩模层350可以包括tin、tan、w、si3n4、sic、氧化硅、sion、sicn、sicon、其他合适的材料或它们的组合。选择硬掩模层350的组成，从而使得硬掩模层350相对于第二牺牲层330具有一些蚀刻选择性。在所示实施例中，硬掩模层350包括tin。在一些实施例中，通过cvd工艺来沉积硬掩模层350。由于cvd工艺的间隙填充能力，相比于凹槽340的底部，沉积材料可能更容易累积在凹槽340的上部处。此外，凹槽340的侧壁的锥形轮廓防止凹槽340的上部开口在其底部被覆盖之前由cvd工艺封闭。可以以使得沉积材料的间隙填充行为保持凹槽340在其底部处具有比在其侧壁上更薄的硬掩模层350的方式来调整cvd工艺中的参数(例如，压力、温度和气体粘度)。在一些实施例中，cvd工艺采用压力小于约0.8托且温度高于约80摄氏度的设置。因此，可以沉积硬掩模层350的材料而不封闭凹槽340的开口，在凹槽340的底部处留下比在其侧壁上更薄的沉积层。在介电凸块336上方且在凹槽340的底部和侧壁上方的各个位置处，硬掩模层350具有不同的厚度。如图7所示，然而在第二牺牲层330的平坦的表面部分上方，硬掩模层350在pcram区304a和外围区304b两者中具有表示为thm的大致恒定的厚度。硬掩模层350可具有从约20nm至约100nm的范围内(诸如60nm)的厚度thm。

在操作214处，方法200(图2a)蚀刻硬掩模层350以暴露凹槽340的底部(图8)。由于在凹槽340的底部处的硬掩模层350的部分比别处更薄，因此比其他部分更早地蚀刻掉底部，导致在凹槽340的底部处暴露第二牺牲层330，同时硬掩模层350仍然覆盖第二牺牲层330的其他部分。蚀刻工艺可以包括诸如湿蚀刻、干蚀刻、rie、灰化和/或其他蚀刻方法的任何合适的蚀刻技术。选择蚀刻剂以抵抗蚀刻第二牺牲层330。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体、其他合适的气体和/或等离子体，和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(dhf)；氢氧化钾(koh)溶液；氨水；包括氢氟酸(hf)、硝酸(hno3)和/或醋酸(ch3cooh)的溶液；或其他合适的湿蚀刻剂。在所示实施例中，操作214包括由定时控制的湿刻蚀工艺，以削薄硬掩模层350并且仅打开凹槽340的底部。

在操作216处，方法200(图2a)使用硬掩模层350作为蚀刻掩模蚀刻第二牺牲层330(图9)。在蚀刻工艺期间，凹槽340向下延伸并在凹槽340的底部处暴露介电层310。蚀刻工艺可以包括诸如湿蚀刻、干蚀刻、rie、灰化和/或其他蚀刻方法的任何合适的蚀刻技术。通过选择以第二牺牲层330的材料组成为目标，同时抵抗硬掩模层350和介电层310的蚀刻的蚀刻剂，大致保持凹槽340的侧壁上的硬掩模层350和凹槽340的底部处的介电层310。介电层310保持覆盖导电柱308a和308b。

在操作218处，方法200(图2b)使用第二牺牲层330作为蚀刻掩模蚀刻介电层310(图10)。在蚀刻工艺期间，凹槽340进一步向下延伸并且在凹槽340的底部处暴露导电柱308a。在操作218期间，导电柱308a还用作蚀刻停止层。从凹槽340的底部去除介电层310可以包括诸如湿蚀刻、干蚀刻、rie、灰化和/或其他蚀刻工艺的任何合适的蚀刻技术。在一些实施例中，选择蚀刻剂从而使得介电层310和第二牺牲层330具有高蚀刻选择性。例如，介电层310和第二牺牲层330之间的蚀刻选择性的比率为约5：1或更大(诸如从5：1至20：1)。由介电层310围绕的凹槽340的底部直接在导电柱308a之上形成通孔354。在后续工艺中，将用导电材料填满通孔354以在pcram单元中形成加热元件。根据以上描述，通孔354的形成主要是不使用光刻图案化(除了形成牺牲块320a之外)的自对准工艺，并且可以实现相对低的通孔宽高比。在一些实施例中，通孔354具有小于1.0的宽高比。在又一些实施例，通孔354具有从约0.2至约1.0的范围内的宽高比。在一个特定实例中，通孔354具有约0.4的宽高比。在又一实施例中，通孔354具有在从约0.1至约0.2的范围内的宽高比。

在操作220处，方法200(图2b)用导电材料填充通孔354(图11)。通孔354的填充可以包括在器件300上方沉积覆盖pcram区304a和外围区304b的导电材料层356。用于层356的合适的导电材料包括tin、tan、w、其他合适的导电材料或它们的组合。可以通过包括镀、cvd、lpcvd、hdp-cvd、pvd或ald的任何合适的技术沉积导电材料层356。在所示实施例中，通过ald工艺来沉积导电材料层356，利用ald工艺的强大的间隙填充能力来填充具有高的宽高比的凹槽340的底部。在一些实施例中，导电材料层356和硬掩模层350包括不同的材料组成。作为实例，导电材料层356可以包括tin，而硬掩模层350可以包括sic，或者导电材料层356可以包括tan，而硬掩模层350可以包括tin。在所示实施例中，导电材料层356包括例如tin的与硬掩模层350相同的材料组成，从而使得在它们接触的区域中在导电材料层356和硬掩模层350之间不存在边界。导电材料层356填满由介电层310围绕的通孔354并且升高凹槽340的底部。在一些实施例中，凹槽340的升高的底部高于牺牲块320a的顶面。在一些实施例中，凹槽340的升高的底部低于牺牲块320a的顶面但高于牺牲块320a的底面。

在操作222处，方法200(图2b)实施一个或多个化学机械平坦化(cmp)工艺以抛光器件300并暴露介电层310(图12)。介电层310在cmp工艺期间用作cmp停止层。在cmp工艺之后，去除介电层310之上的诸如牺牲块320a、第二牺牲层330、硬掩模层350和导电材料层356的材料层。在cmp工艺之后，暴露填充在通孔354中的导电材料，其也表示为底部通孔360。在一些实施例中，底部通孔360具有小于1.0的宽高比。还在一些实施例中，底部通孔360具有在从约0.2至约1.0的范围内的宽高比。在一个特定实例中，底部通孔360具有约0.4的宽高比。在又一实施例中，底部通孔360具有在从约0.1至约0.2的范围内的宽高比。底部通孔360的高度可以在从约20nm至约100nm的范围内(诸如约50nm)。

在操作224处，方法200(图2b)在器件300上方形成相变材料层370(图13)。相变材料层370与底部通孔360物理接触。相变材料层370包括诸如硫族化物材料和/或化学计量材料的相变材料。在一些实施例中，相变材料层370包括锗(ge)、碲(te)或锑(sb)。在一个特定的实例中，相变材料层370包括gesbte合金、aginsbte合金或氧化铪化合物。可以通过包括cvd、lpcvd、hdp-cvd、pvd或ald的任何合适的技术沉积相变材料层370。

在操作226处，方法200(图2b)在相变材料层370上方形成电极层374(图13)。在一些实施例中，电极层374由tin、tan、w和/或其他合适的材料形成。可以通过包括镀、cvd、lpcvd、hdp-cvd、pvd或ald的任何合适的技术来沉积电极层374。

在操作228处，方法200(图2b)图案化相变材料层370和电极层374以形成堆叠在相应的底部通孔360和导电柱308a之上的相变带370a和顶部电极374a(图14)。图案化相变材料层370和电极层374可以包括诸如光刻和蚀刻的各种工艺。光刻工艺可以包括在电极层374上方形成光刻胶，将抗蚀剂暴露于限定开口的图案，实施曝光后烘焙工艺以及显影抗蚀剂以形成掩蔽元件。然后掩蔽元件或其衍生物用于蚀刻相变材料层370和电极层374。后续去除掩蔽元件(例如，图案化的抗蚀剂)。蚀刻工艺可以包括具有不同的蚀刻化学品的多个蚀刻步骤，其中，每种蚀刻化学品针对电极层374和相变材料层370中的特定材料。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其他合适的蚀刻技术。蚀刻工艺从外围区304b去除相变材料层370和电极层374。

在操作230处，方法200(图2b)继续进行进一步的处理，以完成pcram单元390的制造。例如，如图15所示，方法200可以在器件300上方形成第二介电层380。第二介电层380可以是ild层或imd层。在一些实施例中，介电层310和380包括相同的材料(例如，si3n4)，从而使得在它们接触的区域中在介电层310和380之间不存在边界。在一些实施例中，介电层310和380包括不同的材料组成。例如，介电层310包括sic，并且介电层380包括除sic之外的诸如氧化硅、硼磷硅酸盐玻璃(bpsg)、正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅玻璃(bsg)、低k介电材料和/或其他合适的介电材料的材料。可以通过pecvd工艺、可流动cvd(fcvd)工艺或其他合适的沉积技术来沉积第二介电层380。方法200还可以在pcram区304a中形成通孔382a和金属线384a，通孔382a和金属线384a电连接至用于金属互连的顶部电极374a。通孔382a和金属线384a可以由al、cu、alcu、w和/或其他合适的导电材料形成。形成通孔382a和金属线384a可以包括双镶嵌工艺。类似地，在外围区304b中，形成通孔382b和金属线384b，并且通孔382b和金属线384b穿过介电层310电连接至导电柱308b。

虽然不旨在限制，但是本发明的一个或多个实施例对包括相变存储器单元的半导体器件及其形成提供许多益处。例如，可以形成具有非常低的宽高比的通孔以用作具有高加热效率的加热元件，这提高了相变存储器单元的写入速度。此外，所公开的形成通孔结构的方法不限于形成相变存储器单元并且可以容易地集成到其中将形成通孔结构的其他现有半导体制造工艺中。

在一个示例性方面中，本发明涉及一种方法。该方法包括提供具有导电柱的衬底，位于导电柱上方的介电层和位于介电层上方的多个牺牲块，从顶视图中围绕导电柱的多个牺牲块；沉积覆盖多个牺牲块的牺牲层，其中，牺牲层具有正位于导电柱之上的凹槽；在牺牲层上方沉积硬掩模层；从凹槽的底部去除硬掩模层的部分；使用硬掩模层作为蚀刻掩模来蚀刻凹槽的底部，从而暴露导电柱的顶面；以及在凹槽内形成导电材料，导电材料与导电柱的顶面物理接触。在实施例中，多个牺牲块中的每个具有圆柱形状。在实施例中，牺牲层包括与多个牺牲块相同的材料组成。在实施例中，牺牲层和多个牺牲块包括不同的材料组成。在一个实施例中，多个牺牲块由四个牺牲块组成。在实施例中，沉积硬掩模层包括实施化学汽相沉积(cvd)工艺。在实施例中，去除硬掩模层的部分包括实施湿蚀刻工艺。在实施例中，在凹槽内形成导电材料包括实施原子层沉积(ald)工艺。在实施例中，凹槽内的导电材料包括氮化钛。在实施例中，硬掩模层包括与凹槽内的导电材料相同的材料组成。在实施例中，该方法还包括在凹槽内形成导电材料之后实施化学机械平坦化(cmp)工艺以暴露介电层的顶面。在实施例中，在实施cmp工艺之后，凹槽内的导电材料具有小于1.0的宽高比。

在另一示例性方面中，本发明针对一种形成半导体器件的方法。该方法包括提供具有底部电极的半导体衬底；在半导体衬底之上形成化学机械平坦化(cmp)停止层；在cmp停止层之上形成第一牺牲层；图案化第一牺牲层以形成从顶视图中在底部电极周围的多个牺牲块；在多个牺牲块上方沉积第二牺牲层，其中，第二牺牲层具有正位于底部电极之上的凹槽；从凹槽的底部去除第二牺牲层的部分，从而在凹槽的底部处暴露cmp停止层；通过凹槽的底部蚀刻cmp停止层，由此在cmp停止层中形成通孔；以及用导电材料填充通孔，其中，导电材料与底部电极物理接触。在实施例中，从凹槽的底部去除第二牺牲层的部分包括在第二牺牲层上方形成硬掩模层；去除硬掩模层的位于凹槽的底部之上的部分以暴露第二牺牲层的部分；以及使用硬掩模层作为蚀刻掩模来蚀刻第二牺牲层。在实施例中，形成硬掩模层包括在凹槽的底部处沉积具有比在凹槽的侧壁上更小的厚度的硬掩模层。在实施例中，在用导电材料填充通孔之后，然后方法进一步包括实施cmp工艺以去除第二牺牲层和多个牺牲块；在cmp停止层上方形成相变材料层，其中，相变材料层与导电材料物理接触；以及在相变材料层之上形成顶部电极。在实施例中，相变材料层包括gesbte、aginsbte或氧化铪。

在另一示例性方面中，本发明针对一种半导体器件。该半导体器件包括衬底；位于衬底中的底部电极；位于底部电极之上的介电层；穿过介电层的导电通孔，导电通孔与底部电极物理接触并且具有小于1.0的宽高比；位于导电通孔之上的硫族化物玻璃层；以及位于硫族化物玻璃层之上的顶部电极。在实施例中，导电通孔的宽高比在从约0.2至约1.0的范围内。在实施例中，介电层包括碳化硅并且导电通孔包括氮化钛。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。