本发明涉及显示技术领域，尤其涉及一种阵列基板制作方法及阵列基板、显示面板。
背景技术
多晶硅阵列基板由于有较高的载流子迁移率，被广泛应用于中小尺寸高分辨率的液晶显示面板(lcd)或者有机发光显示面板(oled)中。
在传统的多晶硅阵列基板中，为了有效提高多晶硅阵列基板中的tft器件的可靠性，以降低tft器件的水平或横向电场引起的热载流子效应，以及减少在负偏置条件下因过大的漏电流引起的如crosstalk、flicker、对比度等光学显示不良，tft器件的制备通常采用一道npimpmask以及ge自对准技术形成低掺杂高阻抗的ldd区域(maskldd)，其作用等效在沟道两端串联上一个大电阻。多晶硅阵列基板包括有多种不同的薄膜晶体管(tft)，用于实现不同的功能。对于不同的薄膜晶体管，其多晶硅层的低掺杂区的对应的长度不同。现有技术中，一般通过一道光罩对所述多晶硅层进行图案化，得到对应于不同的薄膜晶体管的不同长度的低掺杂区。但是，该制程会增加一道光罩，从而增加所述阵列基板的制造成本。
技术实现要素：
本发明提供一种阵列基板制作方法及阵列基板，以及包含所述阵列基板的显示面板，在得到不同长度的低掺杂区的同时，不需要增加光罩，从而减少所述阵列基板的制造成本。
所述阵列基板制作方法包括步骤：
提供一基板，在所述基板上形成多晶硅材料层，对所述多晶硅材料层进行图案化，得到多晶硅图案层；所述多晶硅图案层包括第一多晶硅图案及第二多晶硅图案；
在所述多晶硅图案层上依次形成栅极绝缘层及栅极材料层，通过第二道光罩图案化所述栅极材料层，得到栅极图案层；所述栅极图案层包括第一栅极图案、第二栅极图案，以及位于所述第二栅极图案的至少一侧的一个或多个间隔设置的辅助图案，所述第一栅极图案及所述第二栅极图案均包括第一部分及位于所述第一部分两侧的第二部分；所述第一栅极图案层叠于所述第一多晶硅图案上，且在垂直于所述基板方向上部分覆盖所述第一多晶硅图案；所述第二栅极图案及所述辅助图案层叠于所述第二多晶硅图案上，且在垂直于所述基板方向上部分覆盖所述第二多晶硅图案；
从所述栅极图案层一侧对所述多晶硅图案层进行重掺杂，所述第一多晶硅图案未被所述第一栅极图案覆盖的区域掺杂形成高掺杂区；所述第二多晶硅图案层未被所述第二栅极图案及辅助图案覆盖的区域掺杂形成高掺杂区；
对所述栅极图案层进行刻蚀，以刻蚀掉所述辅助图案，并将所述第一栅极图案的第二部分刻蚀掉以得到第一栅极，将所述第二栅极图案的第二部分刻蚀掉以得到第二栅极，所述第一栅极及所述第二栅极均位于栅极层；
从所述栅极层一侧对所述多晶硅图案层进行轻掺杂，以将所述第一栅极图案的第二部分对应的区域形成所述第一多晶硅图案的低掺杂区，将所述第二栅极图案的第二部分对应的区域及所述辅助图案覆盖的区域形成所述第二多晶硅图案的低掺杂区；所述第一栅极对应的区域形成所述第一多晶硅图案的沟道区，所述第二栅极对应的区域形成所述第二多晶硅图案的沟道区。
其中，得到第一多晶硅图案及第二多晶硅图案后还包括步骤：
在所述栅极层及未被栅极层覆盖的栅极绝缘层上形成平坦层，并在所述平坦层上形成像素电极及信号走线，将所述像素电极通过过孔与所述第一多晶硅图案的沟道区一侧的高掺杂区电连接，并将所述信号走线与未电连接所述像素电极的第一多晶硅图案的高掺杂区，以及所述第二多晶硅层的沟道区两侧远离所述沟道区的高掺杂区电连接。
其中，在所述基板上形成多晶硅材料层前，还包括步骤：
在所述基板上形成缓冲层，所述缓冲层位于所述基板与多晶硅材料层之间。
其中，在所述基板上形成缓冲层前，还包括步骤：
在所述基板上形成遮光材料层，图案化所述遮光材料层得到遮光层，所述遮光层包括多个间隔阵列设置的遮光区，每个所述遮光区在所述多晶硅材料层上的正投影覆盖所述第一多晶硅图案的沟道区。
其中，通过ge自对准技术及离子掺杂技术对进行所述重掺杂及所述轻掺杂，以得到所述高掺杂区及低掺杂区。
所述阵列基板包括第一薄膜晶体及第二薄膜晶体管；所述第一薄膜晶体管包括第一多晶硅层，所述第二薄膜晶体管包括第二多晶硅层；所述第一多晶硅层与所述第二多晶硅层位于同一层；所述第一多晶硅层及第二多晶硅层均包括沟道区、低掺杂区及高掺杂区，所述沟道区的两侧均设有所述低掺杂区及所述高掺杂区；所述第一多晶硅层的沟道区的两侧均包括一低掺杂区及一高掺杂区，所述低掺杂区位于所述沟道区与所述高掺杂区之间；所述第二多晶硅层的所述沟道区的至少一侧包括至少两个低掺杂区及至少两个高掺杂区，所述高掺杂区与所述低掺杂区交替设置，且所述低掺杂区相对所述高掺杂区靠近所述沟道区；所述第一多晶硅层的所述低掺杂区的长度与所述第二多晶硅层的所述至少两个低掺杂区中靠近所述沟道区的一个所述低掺杂区的长度相同。
其中，所述第一多晶硅层上依次层叠有第一栅极绝缘层、第一栅极；所述第二多晶硅层上依次层叠有第二栅极绝缘层、第二栅极；所述第一栅极绝缘层与第二栅极绝缘层位于同一层并连接；所述第一栅极与所述第二栅极位于同一层并间隔设置；所述第一栅极在所述第一多晶硅层上的垂直于所述第一多晶硅层的投影覆盖所述第一栅极；所述第二栅极在所述第二多晶硅层上的垂直于所述第二多晶硅层的投影覆盖所述第二栅极。
其中，所述第一多晶硅层和/或所述第二多晶硅层为u形多晶硅层或者方块形多晶硅层。
其中，所述第一薄膜晶体管及所述第二薄膜晶体管的沟道区两侧的所述低掺杂区及所述高掺杂区均对称设置。
所述显示面板包括所述阵列基板。
本发明通过对所述栅极材料层进行两次蚀刻得到栅极层，并对所述多晶硅材料层进行两次离子掺杂，以在不增加光罩的情况下，得到对应于不同的薄膜晶体管的不同长度的低掺杂区的所述多晶硅层。具体的，由于本发明中，所述第二多晶硅层的所述低掺杂区包括所述辅助图案对应的区域，以及所述第二栅极图案形成所述第二栅极而蚀刻掉的部分对应的区域；而所述第一多晶硅层的低掺杂区仅包括所述第一栅极图案形成所述第一栅极而蚀刻掉的部分对应的区域。并且，由于进行第二次蚀刻时，对所述第一栅极图案及所述第二栅极的蚀刻时间相同，从而所述第一栅极图案及所述第二栅极图案被蚀刻掉的部分的大小相同，因此，本发明的所述第二多晶硅层的所述低掺杂区的长度大于所述第一多晶硅层的的所述低掺杂区的长度。从而实现在不增加光罩的情况下，得到对应于不同的薄膜晶体管的不同长度的低掺杂区。
附图说明
为更清楚地阐述本发明的构造特征和功效，下面结合附图与具体实施例来对其进行详细说明。
图1是本发明实施例的阵列基板的截面示意图；
图2是本发明实施例的所述阵列基板的制作流程图；
图3-图7是本发明实施例的所述阵列基板的制作流程的各步骤的截面图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。其中，附图仅用于示例性说明，表示的仅是示意图，不能理解为对本专利的限制。
本发明提供一种显示面板，用于进行画面显示。所述显示面板可以为液晶显示面板(lcd显示面板)或者发光二极管显示面板(oled显示面板)。所述显示面板包括阵列基板。并且，当所述显示面板为液晶显示面板时，所述显示面板还包括与所述阵列基板相对的彩膜基板，以及位于所述阵列基板与彩膜基板之间的液晶层；当所述显示面板为发光二极管显示面板时，所述显示面板还包括设于阵列基板上的发光层及阴极层。
所述阵列基板包括显示区及围绕所述显示区的非显示区。所述阵列基板包括多种不同的薄膜薄膜晶体管。例如，所述多种不同的薄膜晶体管包括位于显示区以用于控制像素单元发光的薄膜晶体管、位于非显示示区的静电防护薄膜晶体管(esdtft)以及多配分解器薄膜晶体管(demuxtft)等。其中，由于不同的所述薄膜晶体管的尺寸及功能不同，因而不同的所述薄膜晶体管的低掺杂区(ldd)的长度不一样，以适应性的降低所述薄膜晶体管的热载流子效应，从而提高所述薄膜晶体管的可靠性。避免所述显示面板出现串扰(crosstalk)、闪烁(flicker)等光学不良问题。本发明在不增加光罩的情况下得到不同的所述薄膜晶体管的对应的不同长度的低掺杂区(ldd)。例如，所述静电防护薄膜晶体管的低掺杂区的长度一般为位于显示区的薄膜晶体管的低掺杂区的长度的2-3倍。以下以位于所述显示区的用于控制像素单元发光的薄膜晶体管以及位于非显示示区的静电防护薄膜晶体管为例进行说明。
请参阅图1，本申请提供一种阵列基板100。所述阵列基板100包括第一薄膜晶体10及第二薄膜晶体管20。本实施例中，所述第一薄膜管为位于显示区内的薄膜晶体管；所述第二薄膜晶体管20为位于非显示区内的静电防护薄膜晶体管。所述第一薄膜晶体管10包括依次层叠的第一多晶硅层11、第一栅极绝缘层12及第一栅极13。所述第二薄膜晶体管20包括依次层叠的第二多晶硅层21、第二栅极绝缘层22及第二栅极23。所述第一多晶硅层11与所述第二多晶硅层21位于同一层并间隔设置，所述第一多晶硅层11与所述第二多晶硅层21所在层为多晶硅层；所述第一栅极绝缘层12与所述第二栅极绝缘层22位于同一层并连接，所述第一栅极绝缘层12与所述第二栅极绝缘层22所在的层为栅极绝缘层；所述第一栅极13与所述第二栅极23位于同一层并间隔绝缘设置。所述第一多晶硅层11及所述第二多晶硅层21可以为u形多晶硅层、方块状多晶硅层或者其它形状的多晶硅层。其中，所述u形多晶硅层可以相当于将所述方块状多晶硅层弯曲得到。本发明以所述第一多晶硅层11及所述第二多晶硅层21均为方块状的多晶硅层为例进行说明。
所述第一多晶硅层11包括沟道区111、低掺杂区112及高掺杂区113。所述第一多晶硅层11的沟道区111的两侧均包括一个所述低掺杂区112及一个所述高掺杂区113，并且所述低掺杂区112位于所述沟道区111与所述高掺杂区113之间。所述第一栅极13在所述第一多晶硅层11上的垂直于所述第一多晶硅层11的投影覆盖所述沟道区111。所述第二晶硅层包括沟道区211、低掺杂区212及高掺杂区213。所述沟道区211的至少一侧包括至少两个所述低掺杂区212及至少两个所述高掺杂区213，所述高掺杂区213与所述低掺杂区212交替设置，且所述低掺杂区212相对所述高掺杂区213靠近所述沟道区211。所述第二栅极23在所述第二多晶硅层21上的垂直于所述第二多晶硅层21的投影覆盖所述沟道区211。本实施例中，所述沟道区211的两侧均设有两个低掺杂区212及两个所述高掺杂区213，且两个所述低掺杂区212与两个所述高掺杂区213交替设置。本实施例中，所述沟道区111及所述沟道区211两侧的所述低掺杂区及高掺杂区均对称。本实施例中，所述沟道区211的两侧的两个低掺杂区212分别为第一低掺杂区2121及第二低掺杂区2122；所述沟道区211的两侧的两个高掺杂区213分别为第一高掺杂区2131及第二高掺杂区2132。所述第一低掺杂区2121、第一高掺杂区2131、第二低掺杂区2122、第二高掺杂区2132从所述沟道区211向背离所述沟道区211的方向延伸，即所述第一低掺杂区2121最靠近所述沟道区211，第二高掺杂区2132最远离所述沟道区211。本发明中，所述第一多晶硅层11的所述低掺杂区112与所述第二多晶硅层21的所述至少两个低掺杂区212中靠近所述沟道区211的所述低掺杂区212的长度相同。本实施例中，所述第一多晶硅层11的所述低掺杂区112与所述第二多晶硅层21的所述第一低掺杂区2121的长度相同。其中，所述长度的方向是指从沟道区向掺杂区延伸的方向。本发明另一实施例中，所述沟道区的一侧具有的两个低掺杂区及两个高掺杂区，另一侧具有一个低掺杂区及一个高掺杂区。
本发明中，由于所述第一多晶硅层11的所述低掺杂区112与所述第二多晶硅层21的所述第一低掺杂区2121的长度相同，而所述第二多晶硅层21的低掺杂区212还包括第二低掺杂区2122，因此，本申请的所述第二薄膜晶体管2021的所述低掺杂区212的总长度较所述第一薄膜晶体管1011的所述低掺杂区112的总长度长，满足实际使用的需求。
进一步的，所述第一薄膜晶体管10的第一栅极13及所述第二薄膜晶体管20的第二栅极23上均层叠有平坦层60。所述平坦层上设有多条间隔绝缘设置的信号走线(sd走线)70以及像素电极80。其中，所述像素电极80位于所述显示区，并与所述第一薄膜晶体管10的沟道层一侧的一个高掺杂区113通过过孔进行电连接。所述第一薄膜晶体管10的未连接所述像素电极80的一个高掺杂区113通过过孔与一所述信号走线70进行电连接。所述第二薄膜晶体管20远离所述沟道区211的一个所述高掺杂区与一所述信号走线70电连接。本实施例中，所述第二薄膜晶体管20的所述第二高掺杂区2132与一所述信号走线70电连接。通过所述信号走线70为所述第一薄膜晶体管10及第二薄膜晶体管20传输数据信号。
进一步的，本发明中的所述阵列基板100还包括基板30，所述第一薄膜晶体管10及所述第二薄膜晶体管20形成于所述基板30上。所述基板30可以为刚性基板或者柔性基板。例如，当需要得到刚性的lcd显示面板或者oled显示面板时，所述基板30为刚性的玻璃基板；当需要得到的柔性的显示面板(如amoled面板)时，所述基板30可以为柔性塑料基板。本实施例中，所述基板30为玻璃基板。
进一步的，本发明一些实施例中，所述基板30上还依次层叠有遮光层40及缓冲层50。所述遮光层40位于所述显示区，包括多个间隔阵列设置的遮光区。每个所述遮光区在所述第一多晶硅层11上的正投影覆盖所述第一多晶硅层11的沟道区，用于避免光线照射至所述第一多晶硅层11的沟道区111，避免所述沟道区111由于光照而受到损坏。所述缓冲层50位于所述遮光层40与所述第一薄膜晶体管10及所述第二薄膜晶体管20的第一多晶硅层11与所述第二多晶硅层21之间，从而保证所述第一多晶硅层11与所述第二多晶硅层21能够与所述基板30由较好的结合。
请参阅图2，本发明还提供一种阵列基板100制作方法，用于制作得到所述阵列基板100。本发明所述图案化包括通过一光罩进行曝光、显影、蚀刻等各工艺步骤。具体的，本申请的所述阵列基板100制作方法包括步骤：
步骤110，请参阅图3，提供一基板30，在所述基板30上形成多晶硅材料层，对所述多晶硅材料层进行图案化，得到多晶硅图案层。所述多晶硅图案层包括第一多晶硅图案11a及第二多晶硅图案21a。
本实施例中，所述第一多晶硅图案11a包括第一部分111a及位于所述第一部分111a两侧的第二部分112a以及位于所述第二部分112a背离所述第一部分111a一侧的第三部分113a。所述第二多晶硅图案21a包括第一部分211a及位于所述第一部分211a两侧的第二部分212a，以及从所述第二部分212a背离所述第一部分211a一侧依次设置的第三部分213a、第四部分214a及第五部分215a。
本发明一些实施例中，在所述基板30上形成多晶硅材料层前还包括步骤111：在所述基板30上形成缓冲层50。所述缓冲层50位于所述基板30与多晶硅材料层之间。在本发明其它实施例中，在所述基板30上形成缓冲层50前，还包括步骤112：在所述基板30上形成遮光材料层，图案化所述遮光材料层得到遮光层40，所述遮光层40包括多个间隔阵列设置的遮光区。所述缓冲层50覆盖所述遮光层40。
步骤120，请参阅图4，在所述多晶硅图案层上依次形成栅极绝缘层及栅极材料层。图案化所述栅极材料层，得到栅极图案层。
所述栅极绝缘层包括第一栅极绝缘层12及第二栅极绝缘层22。所述第一栅极绝缘层21层叠于所述第一多晶硅图案11a的上方；所述第一栅极绝缘层22层叠于所述第一多晶硅图案21a的上方。所述栅极图案层包括第一栅极图案13a、第二栅极图案23a以及一个或多个间隔设置的辅助图案24a，所述一个或多个辅助图案24a位于所述第二栅极图朝向案23a的至少一侧。所述第一栅极图案13a、第二栅极图案23a及所述辅助图案24a均间隔设置。所述第一栅极图案13a及所述第二栅极图案23a均包括第一部分及位于所述第一部分两侧的第二部分。所述第一栅极图案13a层叠于所述第一多晶硅图案21a上，且在垂直于所述基板30的方向上部分覆盖所述第一多晶硅图案21a。本实施例中，所述第一栅极图案13a在垂直于所述基板30方向上覆盖所述第一多晶硅图案的第一部分111a及第二部分112a。具体的，所述第一栅极图案13a的第一部分与第一多晶硅图案的第一部分111a相对应，第二部分与第一多晶硅图案的第二部分112a相对应。所述第二栅极图案及所述辅助图案层叠于所述第二多晶硅图案上，且在垂直于所述基板方向上部分覆盖所述第二多晶硅图案。本实施例中，所述第二栅极图案23a在垂直于所述基板30方向上覆盖所述第二多晶硅图案的第一部分211a及第二部分212a。所述辅助图案24a覆盖所述所述第二多晶硅图案的第四部分214a。具体的，所述第二栅极图案的第一部分与所述第二多晶硅图案的第一部分211相对应，所述第二栅极图案的第二部分与所述第二多晶硅图案的第二部分第二部分212a相对应。
步骤130，请参阅图5，从所述栅极图案层对所述多晶硅材料层进行重掺杂，所述第一多晶硅图案11a未被所述第一栅极图案13a覆盖的区域掺杂形成高掺杂区；所述第二多晶硅图案21a未被所述第二栅极图案23a及辅助图案24a覆盖的区域掺杂形成高掺杂区。
本发明中，通过栅极自对准技术(ge自对准技术)以及离子重掺杂技术从所述栅极图案层对所述多晶硅材料层进行重掺杂。本实施例中，在所述多晶硅材料层进行重掺杂为n型离子。具体的，本实施例的所述n型离子为磷离子。具体的，从所述栅极图案层对所述多晶硅材料层进行重掺杂时，所述n型离子不能穿过所述栅极图案层而扩散至所述多晶硅材料层，因此，所述栅极图案层覆盖的位置未被掺杂，而在未被所述栅极图案层覆盖的位置则被掺杂形成重掺杂区。本实施例中，所述第一多晶硅图案11a的所述第三部分113a进行离子重掺杂为形成所述重掺杂区。所述第一多晶硅图案11a的所述重掺杂区为本实施例中的所述第一多晶硅层11的高掺杂区113；所述第二多晶硅图案21a的所述第三部分213a及第五部分215a进行离子重掺杂为形成所述重掺杂区，所述第三部分213a重掺杂得到的重掺杂区即为本实施例的所述第二多晶硅层21的第一高掺杂区2131，所述第五部分215a进行离子重掺杂得到的高掺杂区为本实施例的所述第二多晶硅层21的所述第二高掺杂区2132。
步骤140，请参阅图6，对所述栅极图案层进一步刻蚀得到栅极层，所述栅极层包括第一栅极13及第二栅极23。刻蚀所述栅极图案层得到所述栅极层时，将所述辅助图案24a刻蚀掉，将所述第一栅极图案13a刻蚀得到第一栅极13，将所述第二栅极图案23a刻蚀得到第二栅极23。
具体的，通过对所述栅极图案层进行湿法刻蚀或者干法刻蚀，以同时去除所述辅助图案24a，并将所述第一栅极图案13a部分刻蚀以得到所述第一栅极13，将所述第二栅极图案23a部分刻蚀以得到第二栅极23。刻蚀时，由于对所述第一栅极图案13a及所述第二栅极图案23a的同时刻蚀，从而使得所述所述第一栅极图案13a与所述栅极图案被刻蚀掉的部分大小相同。对所述栅极图案层进行刻蚀后得到的所述第一栅极13及所述第二栅极23相较于所述第一栅极图案13a及所述第二栅极图案23a的大小减小，使得原被所述第一栅极图案13a覆盖的所述第一多晶硅图案的区域不同全部被所述第一栅极13覆盖，且原被所述第二栅极图案23a覆盖的所述第二多晶硅图案的区域未全部被所述第二栅极23覆盖，且原被所述辅助图案24a覆盖的第二多晶硅图案的区域也未被覆盖。本实施例中，所述第一电极覆盖所述第一多晶硅图案的第一部分111a。所述第二电极覆盖所述第二多晶硅图案第一部分211a。
步骤150，请参阅图7，对所述第一多晶硅图案及第二多晶硅图案进行轻掺杂，以得到第一多晶硅层11及第二多晶硅层21。
所述第一多晶硅图案未被所述第一栅极13覆盖且除所述高掺杂区外的区域掺杂形成所述第一多晶硅层11的低掺杂区112，所述第一栅极13覆盖的区域形成所述第一多晶硅层11的沟道区111。本实施例中，所述第一多晶硅图案21a的第二部分112a轻掺杂得到所述第一多晶硅层21的所述低掺杂区112。未被所述第二栅极23覆盖的区域及所述辅助图案24a所在的位置掺杂形成所述第二多晶硅层21的低掺杂区，所述第二栅极23覆盖的区域形成所述第二多晶硅层21的沟道区211。本实施例中，所述第二多晶硅图案的第二部分212a及第四部分214a轻掺杂得到本实施例的所述低掺杂区2121及低掺杂区2122。
进一步的，还包括步骤160，请重新参阅图1，在所述栅极层及未被栅极层覆盖的栅极绝缘层上形成平坦层60，并在所述平坦层60上形成像素电极80及信号走线70，将所述像素电极80通过过孔与所述第一多晶硅层11的沟道区111一侧的高掺杂区113电连接，并将所述信号走线70与未电连接所述像素电极的第一多晶硅层的高掺杂区113，以及所述第二多晶硅层21的沟道区211两侧远离所述沟道区211的高掺杂区2132电连接。
具体的，在所述栅极层及未被栅极层覆盖的栅极绝缘层上依次形成平坦层60及像素电极材料层；图案化所述像素电极材料层得到像素电极层。所述像素电极层包括多个间隔设置的像素电极80，所述像素电极80通过过孔与所述第一多晶硅层11的高掺杂区113连接。进一步的，在所述平坦层60上形成信号走线层，并图案化所述信号走线层从而得到多条信号走线70，所述信号走线70通过过孔与所述第一多晶硅层11的未与像素电极80电连接的高掺杂区113，以及第二多晶硅层21的沟道区211两侧远离所述沟道区211的一个高掺杂区2132电连接。
本发明的所述阵列基板100的制作方法，通过对所述栅极材料层进行两次蚀刻得到栅极层，并对所述多晶硅材料层进行两次离子掺杂，以在不增加光罩的情况下，得到对应于不同的薄膜晶体管的不同长度的低掺杂区的所述多晶硅层。具体的，由于本发明中，所述第二多晶硅层21的所述低掺杂区包括所述辅助图案24a对应的低掺杂区2122，以及所述第二栅极图案形成所述第二栅极23而蚀刻掉的部分对应的低掺杂区2123；而所述第一多晶硅层11的低掺杂区仅包括所述第一栅极图案形成所述第一栅极13而蚀刻掉的部分对应的低掺杂区112。并且，由于进行第二次蚀刻时，通过对所述第一栅极图案及所述第二栅极通过同种方法同时蚀刻，且蚀刻时间相同，从而所述第一栅极图案及所述第二栅极图案被蚀刻掉的部分的大小相同，即所述低掺杂区2123与低掺杂区112的长度相同。因此，本发明的所述第二多晶硅层23的所述低掺杂区的总长度(低掺杂区2123与低掺杂区2122的长度之和)大于所述第一多晶硅层的所述低掺杂区112的总长度。即能够实现在不增加光罩的情况下，得到对应于不同的薄膜晶体管的不同长度的低掺杂区。进一步的，由于本申请通过同时蚀刻所述第一栅极图案，通过本申请的方法，能够同时得到低掺杂区总长度不同的所述第一多晶硅层11及第二多晶硅层21。并且，通过调整所述辅助图案24a的长度即能调整所述第二多晶硅层21的低掺杂区总长度，不需要增加额外的操作，相较于现有技术来说，本申请的操作方式简单，节约制作时间。并且，本发明中，通过对所述第一栅极图案及所述第二栅极通过同种方法同时蚀刻，在通过掺杂得到本发明的所述第一多晶硅层11及第二多晶硅层21的低掺杂层，相对于现有技术通过光罩得到高掺杂区及低掺杂区的方式，现有技术由于光罩与多晶硅层之间有一定的距离，进行离子掺杂时，难以真正实现所述沟道层两侧的高掺杂区及低掺杂区左右对称。而本申请由于不需要使用光罩，从而使得能够更好的实现所述沟道层两侧的高掺杂区及低掺杂区左右对称。
以上所述为本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。