半导体结构及其形成方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。

当摩尔定律继续向前延伸的脚步不可逆转的时候，自对准双重图形化技术(self-aligneddoublepatterned，sadp)被广泛运用于finfet的形成工艺中，后鳍切方法(fincutlast)也是finfet形成工艺中不可或缺的工艺步骤。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底中形成多个相间隔的填充层；刻蚀所述基底，形成多个分立的鳍部；刻蚀所述填充层，形成多个分立的伪鳍部。

可选的，所述填充层为绝缘层；刻蚀后位于所述鳍部或伪鳍部底部的为衬底；所述形成方法还包括：在形成所述鳍部和伪鳍部之后，在所述鳍部和伪鳍部露出的所述衬底上形成隔离层，且所述隔离层的顶部低于所述鳍部的顶部。

可选的，所述填充层为与所述基底材料不同的半导体层；所述伪鳍部包括由所述填充层形成的顶部伪鳍部；所述形成方法还包括：在形成所述鳍部和伪鳍部之后，去除所述顶部伪鳍部。

可选的，刻蚀后位于所述鳍部或伪鳍部底部的为衬底；在去除所述顶部伪鳍部之后，在所述鳍部露出的衬底上形成隔离层。

可选的，刻蚀所述填充层，形成多个分立的伪鳍部的步骤包括：刻蚀所述填充层以及位于所述填充层下方的基底，形成所述伪鳍部，所述伪鳍部还包括位于所述顶部伪鳍部下方且由所述基底形成的底部伪鳍部；形成隔离层的步骤包括：所述隔离层覆盖所述底部伪鳍部，且所述隔离层的顶部低于所述鳍部的顶部。

可选的，在同一刻蚀步骤中刻蚀所述基底和所述填充层，形成所述鳍部和所述伪鳍部。

可选的，形成所述鳍部和伪鳍部的步骤包括：形成覆盖所述基底和填充层的掩膜材料层；在所述掩膜材料层上形成多个分立的核心层；形成覆盖所述核心层侧壁的掩膜侧墙；形成所述掩膜侧墙后，去除所述核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，刻蚀所述掩膜材料层，刻蚀后的剩余掩膜材料层作为掩膜层；以所述掩膜层为掩膜，刻蚀所述基底和所述填充层，形成所述鳍部和伪鳍部。

可选的，刻蚀所述填充层，形成多个分立的伪鳍部的步骤包括：刻蚀部分厚度的填充层，形成多个分立的伪鳍部。

可选的，刻蚀所述填充层，形成多个分立的伪鳍部的步骤包括：刻蚀所述填充层至露出所述填充层下方的基底，形成多个分立的伪鳍部。

可选的，刻蚀所述填充层，形成多个分立的伪鳍部的步骤包括：刻蚀所述填充层并刻蚀所述填充层下方的部分基底，形成多个分立的伪鳍部。

可选的，形成所述填充层的步骤包括：在所述基底中形成多个相间隔的沟槽；在所述沟槽中填充填充材料层；对所述填充材料层进行平坦化处理。

可选的，在所述沟槽中填充填充材料层的工艺为可流动化学气相沉积。

相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括器件区，位于所述器件区之间的隔离区；多个分立的鳍部，位于所述器件区的所述衬底上且与所述衬底材料相同；多个分立的伪鳍部，位于所述隔离区的所述衬底上且材料与所述衬底材料不同。

可选的，所述半导体结构还包括位于所述伪鳍部下方衬底中的隔离结构，所述隔离结构的宽度大于所述伪鳍部的宽度。

可选的，所述伪鳍部包括底部伪鳍部以及位于所述底部伪鳍部上的顶部伪鳍部，所述底部伪鳍部与所述衬底为一体结构。

可选的，所述伪鳍部的底面与所述衬底表面相接触。

可选的，所述半导体结构还包括隔离层，所述隔离层位于所述鳍部和伪鳍部露出的所述衬底上，且所述隔离层覆盖所述伪鳍部的部分侧壁。

可选的，所述半导体结构还包括隔离层，所述隔离层位于所述鳍部和伪鳍部露出的所述衬底上，所述隔离层覆盖所述底部伪鳍部，且所述隔离层覆盖所述顶部伪鳍部的部分侧壁。

可选的，所述伪鳍部的材料为绝缘材料或与衬底不同的半导体材料。

可选的，所述顶部伪鳍部的材料为绝缘材料或与衬底不同的半导体材料。

与现有技术相比，本发明的技术方案具有以下优点：

本发明刻蚀所述基底形成多个分立的鳍部，并且刻蚀填充层形成伪鳍部，因为填充层间隔排布，因此所述伪鳍部位于所述鳍部之间，伪鳍部可以在鳍部之间起到支撑作用，这样后续形成隔离层的过程中，因为鳍部之间或者鳍部与伪鳍部之间的间距差别不大，不容易造成隔离层的厚度不均一的问题，从而所述鳍部出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

此外，在后续步骤中，若去除所述伪鳍部，由于伪鳍部的材料与鳍部材料不同，可以在去除伪鳍部后，半导体结构的高度均一性较好，在去除伪鳍部后形成覆盖所述衬底的隔离层，能够减少所述衬底露出所述隔离层的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

附图说明

图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；

图3至图4是采用图1至图2所述形成方法形成的半导体结构的电镜图；

图5至图13是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；

图14至图15是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图；

图16至图17是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图；

图18至图20是本发明半导体结构的形成方法第四实施例中各步骤对应的结构示意图；

图21至图23是本发明半导体结构的形成方法第五实施例中各步骤对应的结构示意图；

图24至图26是本发明半导体结构的形成方法第六实施例中各步骤对应的结构示意图；

图27至图28是本发明半导体结构的第一实施例的结构示意图。

具体实施方式

现结合一种半导体结构的形成方法分析半导体结构的电学性能有待改善的原因。

参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，通过自对准双重图形化技术(self-aligneddoublepatterned，sadp)，形成衬底10以及位于所述衬底10上的多个分立的鳍部1，所述衬底10包括器件区i和隔离区ii。

参考图2，刻蚀去除所述隔离区ii的部分厚度鳍部1，形成残留鳍部2，保留在器件区i的鳍部1用于形成finfet。

继续参考图2，在所述鳍部1露出的衬底10上形成隔离结构3，包括：先覆盖隔离层，对所述隔离层进行平坦化处理，并对隔离层进行回刻，剩余的隔离层用于构成所述隔离结构。

如图2所示，位于同一器件区中的鳍部1之间的间距为d1，相邻器件区之间鳍部1之间的间距为d2，d2远大于d1。在形成隔离结构3时，间距较小的鳍部在平坦化和回刻过程中隔离层的去除难度较大，去除速率较小，因而最终在间距d1中形成的隔离结构的厚度较大。相应地，间距较大的鳍部在平坦化和回刻过程中隔离层的去除难度较小，去除速率较大，因而最终在间距d2中形成的隔离结构的厚度较小。这样鳍部1两侧的隔离层厚度不相同，鳍部1受到的应力也不同，所述鳍部1出现弯曲或倾斜问题的概率较高，影响了半导体结构的电学性能。

此外，结合参考图3和图4，示出了采用前述形成方法形成的半导体结构的电镜图。去除所述隔离区ii的部分厚度的鳍部1后，所述残余鳍部2容易出现顶面不平整的问题(如图3所示)，甚至还会出现刻蚀不完全的问题(如图4所示)，后续在所述鳍部1和残余鳍部2露出的所述衬底上形成隔离结构3时，会出现所述残余鳍部2的顶端露出所述隔离结构3的情况，这些情况使得器件中所述残余鳍部2出现漏电流的问题。

为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底中形成多个相间隔的填充层；刻蚀所述基底，形成多个分立的鳍部；刻蚀所述填充层，形成多个分立的伪鳍部。

本发明刻蚀所述基底形成多个分立的鳍部，并且刻蚀填充层形成伪鳍部，因为填充层间隔排布，因此所述伪鳍部位于所述鳍部之间，伪鳍部可以在鳍部之间起到支撑作用，这样后续形成隔离层的过程中，因为鳍部之间或者鳍部与伪鳍部之间的间距差别不大，不容易造成隔离层的厚度不均一的问题，从而所述鳍部出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

此外，在后续步骤中，若去除所述伪鳍部，由于伪鳍部的材料与鳍部材料不同，可以在去除伪鳍部后，半导体结构的高度均一性较好，在去除伪鳍部后形成覆盖所述衬底的隔离层，能够减少所述衬底露出所述隔离层的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图5至图7，提供基底100，在基底100中形成多个相间隔的填充层112。

如图5所示，提供基底100，所述基底100为后续形成衬底和鳍部提供工艺平台。

本实施例中，所述基底100的材料为硅，在其他实施例中，所述基底100的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述基底100还能够为绝缘体上的硅基底或者绝缘体上的锗基底。

如图6所示，在所述基底100(如图5所示)内形成多个相间隔的沟槽111。所述沟槽111为后续形成填充层提供空间位置。

本实施例中，通过刻蚀基底100，在所述基底100中形成沟槽111。具体地，为了提高所述沟槽111的形貌质量，在所述基底100内形成沟槽111的步骤包括：通过干法刻蚀工艺刻蚀所述基底100。在其他实施例中，还可以采用湿法刻蚀工艺，或者湿法刻蚀和干法刻蚀相结合的工艺去除所述基底100的部分材料。

本实施例中，所述沟槽111的深度d大于伪鳍部的设计高度。

参考图7，在所述沟槽111(如图6所示)内形成填充层112。

后续通过刻蚀部分厚度的所述填充层112，以形成伪鳍部，所述伪鳍部包括由所述填充层材料构成的顶部伪鳍部。

具体地，在所述沟槽111内形成填充层112的步骤包括：向所述沟槽111中填充填充材料层；对所述填充材料层进行平坦化处理，去除位于所述基底100顶部的填充材料层，剩余的填充材料层作为所述填充层112。

在本实施例中，所述填充层112的材料为绝缘材料，绝缘材料可以起到使相邻器件隔离的作用。本实施例中，所述填充层112的材料为氧化硅或氮氧化硅。

本实施例中，向沟槽中填充填充材料层的工艺为可流动化学气相沉积。

结合参考图8至图12，刻蚀基底100(如图11所示)，在剩余基底上形成多个分立的鳍部121，刻蚀部分厚度的所述填充层112(如图11所示)，形成多个分立的伪鳍部113。

本实施例中，所述伪鳍部113整体由刻蚀后的填充层112形成。所述伪鳍部113为绝缘材料。因为所述伪鳍部113不导电，不具备功能性，因此在后续步骤中可以不去除所述伪鳍部113。

此外，所述半导体结构还包括位于所述伪鳍部113下方衬底中的隔离结构114，所述隔离结构114的宽度大于所述伪鳍部113的宽度，由未刻蚀完的填充层112形成。

本实施例中，通过多重图形化技术形成所述鳍部121和伪鳍部113。具体地，所述多重图形化技术为自对准双重图形化技术。

具体地，如图8所示，形成覆盖所述基底100和填充层112的掩膜材料层130(如图8所示)；在所述掩膜材料层130上形成多个分立的核心层140(如图8所示)。

本实施例中，所述掩膜材料层130为叠层结构，所述掩膜材料层130包括基底保护材料层1302、形成在所述基底保护材料层1302上的硬掩膜材料层1301和形成在所述硬掩膜材料层1301上的高性能金属氧化材料层1303。

所述基底保护材料层1302用于减小所述硬掩膜材料层1301的应力对所述基底100的影响。所述高性能金属氧化材料层1303用于保护所述硬掩膜材料层1301，当后续工艺中去除所述核心层140和掩膜侧墙150时，能够减小对所述硬掩膜材料层1301造成的损伤。

本实施例中，所述基底保护材料层1302的材料为氧化硅。本实施例中，所述硬掩膜材料层1301的材料为氮化硅。在其他实施例中，所述硬掩膜材料层1301的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

本实施例中，所述高性能金属氧化材料层1303的材料为氧化硅。在其他实施例中，所述高性能金属氧化材料层1303的材料还可以为氮化硅或氮氧化硅。

所述核心层140的材料为易于被去除的材料，且所述核心层140的材料与所述掩膜材料层130的材料不同，从而减小去除所述核心层140的工艺对所述掩膜材料层130的损伤。

本实施例中，所述核心层140的材料为多晶硅。在其他实施例中，所述核心层140的材料还可以是为无定形碳、odl材料、darc材料或barc材料。

形成覆盖所述核心层140侧壁的掩膜侧墙150。

所述掩膜侧墙150的材料与高性能金属氧化材料层1303的材料不相同，所述掩膜侧墙150的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅或氮化硼。本实施例中，所述侧墙层206的材料为氮化硅。

如图10所示，形成所述掩膜侧墙150后，去除所述核心层140(如图9所示)；去除所述核心层140后，以所述掩膜侧墙150为掩膜。

通过去除所述核心层140，露出部分掩膜材料层130，从而实现后续对所述掩膜材料层130的刻蚀。

本实施例中，采用干法刻蚀去除所述核心层140，在其他实施例中，还可以采用湿法刻蚀工艺，或者湿法刻蚀和干法刻蚀相结合的工艺去除所述核心层。

如图11所示，刻蚀所述掩膜材料层130(如图10所示)，刻蚀后的剩余的掩膜材料层130作为掩膜层180。

本实施例中，因为所述掩膜材料层130为叠层结构，相应的，所述掩膜层180也为叠层结构，所述掩膜层180包括基底保护层1802(如图11所示)、形成在所述基底保护层1802上的硬掩膜层1801(如图11所示)和形成在所述硬掩膜层1801上的高性能金属氧化层1803(如图11所示)。

需要说明的是，形成所述掩膜层180后，还包括：去除所述掩膜侧墙150(如图10所示)；去除所述掩膜侧墙150后，去除所述掩膜层180中的高性能金属氧化层1803。

参考图12，以所述硬掩膜层1801为掩膜，刻蚀所述基底100(如图11所示)形成所述多个分立的鳍部121，并刻蚀部分厚度的所述填充层112(如图11所示)形成多个分立的伪鳍部113。

具体地，形成所述鳍部121的步骤中，以所述硬掩膜层1801为掩膜，刻蚀所述基底100；形成所述伪鳍部113的步骤中，以所述硬掩膜层1801为掩膜，刻蚀部分厚度的所述填充层112。

需要说明的是，本实施例中，为了简化形成所述鳍部121和伪鳍部113的工艺步骤，减小工艺成本和工艺时间，在同一刻蚀步骤中刻蚀所述基底100和部分厚度的所述填充层112。为了降低形成所述鳍部121和伪鳍部113的工艺难度，且提高所述鳍部121和伪鳍部113的图形密度均一性，所述鳍部121和伪鳍部113中的伪鳍部113的高度趋近于相同。

本实施例中，形成所述伪鳍部113的步骤包括：刻蚀部分厚度的填充层112形成所述伪鳍部113。

所述半导体结构还包括：剩余未刻蚀的填充层112用于构成位于所述伪鳍部113下方的隔离结构114，所述伪鳍部113形成在所述隔离结构114上，保留隔离结构114，所述隔离结构114的宽度大于所述伪鳍部113的宽度。

本实施例中，所述隔离结构114位于相邻鳍部121之间的衬底1000上，能够进一步对相邻所述鳍部121所构成的器件进行隔离，从而有利于进一步改善器件的性能。所述隔离结构114位于所述伪鳍部113与衬底1000之间，也即所述鳍部121下方的衬底顶面高于所述伪鳍部113下方的衬底顶面。

还需要说明的是，形成所述鳍部121和伪鳍部113后，保留所述鳍部121和伪鳍部113顶部的硬掩膜层1801。在后续平坦化处理的过程中，所述硬掩膜层1801的顶部表面用于定义所述平坦化处理的停止位置，并起到保护鳍部121顶部和伪鳍部113顶部的作用。

需要说明的是，本实施例，在同一刻蚀步骤中刻蚀所述基底100和部分厚度的所述填充层112。在其他实施例中，也可以在不同的刻蚀步骤中形成所述鳍部和伪鳍部。

具体地，形成所述伪鳍部的步骤包括：在形成所述鳍部之后，形成覆盖所述鳍部的遮挡层；形成所述遮挡层后，刻蚀部分厚度的所述填充层，形成所述伪鳍部；然后去除所述遮挡层。

或者，在形成所述伪鳍部之后，形成覆盖所述伪鳍部的遮挡层；形成所述遮挡层后，刻蚀所述的基底，形成所述鳍部；去除所述遮挡层。

参考图13，在形成所述鳍部121和伪鳍部113后，在所述衬底1000上形成隔离层160，且所述隔离层160的顶部低于所述鳍部121的顶部。

所述隔离层160用于对相邻器件起到隔离作用。

具体地，在所述衬底1000上形成所述隔离层160的步骤包括：在所述鳍部121和伪鳍部113露出的衬底1000上形成隔离膜，所述隔离膜还覆盖所述硬掩膜层1801(如图12所示)；对所述隔离膜进行平坦化处理，去除高于所述硬掩膜层1801顶部的隔离膜；对所述隔离膜进行平坦化处理后，回刻蚀部分厚度的剩余隔离膜，所述回刻处理后的剩余隔离膜作为隔离层160；去除所述鳍部121和伪鳍部113顶部的硬掩膜层1801和基底保护层1802(如图11所示)。

本实施例中，所述隔离层160的材料为氧化硅。在其他实施例中，所述隔离层160的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本发明刻蚀所述基底形成多个分立的鳍部121，并且刻蚀部分厚度的填充层112形成伪鳍部113，所述伪鳍部113的底端形成有隔离结构114，因为填充层112间隔排布，因此所述伪鳍部113位于所述鳍部121之间，伪鳍部113可以在鳍部121之间起到支撑作用，这样后续形成隔离层160的过程中，因为鳍部121之间或者鳍部121与伪鳍部113之间的间距差别不大，不容易造成隔离层160的厚度不均一的问题，从而所述鳍部121出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

图14至图15是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。

本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：

参考图14，形成所述伪鳍部213的步骤包括：刻蚀所述填充层至露出所述填充层下方的基底，形成多个伪鳍部213。

也就是说，刻蚀填充层刚好至露出基底，形成厚度与所述填充层相当的伪鳍部213。

刻蚀后的所述基底为衬底2000，所述鳍部221的底部与所述衬底表面相接触。

需要说明的是，所述鳍部221和伪鳍部213在同一步骤中形成，所述鳍部221和伪鳍部213的高度趋近于相同，提高了所述鳍部221和伪鳍部213的图形密度均一性。在其他实施例中，所述鳍部和伪鳍部还可以在不同步骤中形成。

参考图15，在所述鳍部221和伪鳍部213露出的衬底2000上形成隔离层260，所述隔离层260覆盖所述鳍部221和伪鳍部213露出的衬底2000，且所述隔离层260的顶部低于所述鳍部221的顶部。

本发明刻蚀所述基底形成多个分立的鳍部221，刻蚀所述填充层至露出所述填充层下方的基底形成伪鳍部213，即所述伪鳍部213是由所述填充层材料构成，因为填充层间隔排布，因此所述伪鳍部213位于所述鳍部221之间，伪鳍部213可以在鳍部221之间起到支撑作用，这样后续形成隔离层260的过程中，因为鳍部221之间或者鳍部221与伪鳍部213之间的间距差别不大，不容易造成隔离层260的厚度不均一的问题，从而所述鳍部221出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

本实施例中，所述隔离层260的形成方法和相应效果与第一实施例相同，本实施例不在赘述。

对本实施例所述形成方法的具体描述，可参考第一实施例的相关描述，本实施例不再赘述。

图16至图17是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图。

本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：

参考图16，形成所述伪鳍部313的步骤包括：刻蚀所述填充层并刻蚀所述填充层下方的部分基底，形成多个分立的伪鳍部313。

具体地，依次刻蚀所述填充层以及所述填充层下方的部分厚度的基底，在所述衬底3000上形成多个分立的凸起，所述凸起用于作为所述伪鳍部313，所述伪鳍部313包括刻蚀基底形成的底部伪鳍部3132以及位于所述底部伪鳍部3132上的顶部伪鳍部3131，所述顶部伪鳍部3131为刻蚀所述填充层形成。本实施例中，因为所述顶部伪鳍部3131为刻蚀所述填充层形成，因此所述顶部伪鳍部3131的材料为填充层材料，填充层的材料为绝缘材料。

需要说明的，本实施例中，为了简化形成所述鳍部321和伪鳍部313的工艺步骤，减小工艺成本和工艺时间，在同一刻蚀步骤中刻蚀所述基底、以及填充层。

本实施例中，所述鳍部321和伪鳍部313的高度趋于相等，所述鳍部321底端的衬底顶面与所述伪鳍部313底端的衬底顶面趋于齐平，降低形成所述鳍部321和伪鳍部313的工艺难度，提高了所述鳍部321和伪鳍部313的图形密度均一性。在其他实施例中，也可以在不同的刻蚀步骤中形成所述鳍部和伪鳍部。

参考图17，在形成所述鳍部321和伪鳍部313后，在所述衬底3000上形成隔离层360，所述隔离层360覆盖所述鳍部321和伪鳍部313露出的衬底，且所述隔离层360覆盖所述底部伪鳍部3132的侧壁，还覆盖所述顶部伪鳍部3131的部分侧壁。

本发明刻蚀所述基底形成多个分立的鳍部321，并且刻蚀填充层并刻蚀所述填充层下方的部分基底形成多个分立的伪鳍部313，所述伪鳍部313包括刻蚀基底形成的底部伪鳍部3132以及位于所述底部伪鳍部3132上的顶部伪鳍部3131，因为填充层间隔排布，因此所述伪鳍部313位于所述鳍部321之间，伪鳍部313可以在鳍部321之间起到支撑作用，这样后续形成隔离层360的过程中，因为鳍部321之间或者鳍部321与伪鳍部313之间的间距差别不大，不容易造成隔离层的厚度不均一的问题，从而所述鳍部321出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

对本实施例所述隔离层360的形成方法的具体描述，可参考第一实施例的相关描述，本实施例不再赘述。

图18至图20是本发明半导体结构的形成方法第四实施例中各步骤对应的结构示意图。

本实施例与第三实施例的相同之处，在此不再赘述。本实施例与第三实施例的不同之处在于：

所述填充层的材料为与所述基底材料不同的半导体层。

在形成所述伪鳍部413(如图18所示)和鳍部421(如图18所示)之后，在形成所述隔离层460(如图20所示)之前，还包括：去除所述伪鳍部413中的顶部伪鳍部4131(如图18所示)，以避免半导体层形成的顶部伪鳍部4131影响半导体结构的性能。

参考图18，形成所述伪鳍部413后，所述伪鳍部413包括底部伪鳍部4132以及位于所述底部伪鳍部4132上的顶部伪鳍部4131，所述底部伪鳍部4132与所述衬底4000为一体结构。

对形成所述鳍部421和伪鳍部413的工艺步骤的具体描述，可参考前述第三实施例中的相应描述，本实施例不再赘述。

参考图19，去除所述顶部伪鳍部4131(如图18所示)。

本实施例中，被刻蚀的所述填充层的材料为与所述基底的刻蚀选择比大的半导体材料，也即所述顶部伪鳍部4131的材料为与所述基底刻蚀选择比大的半导体材料，这降低了去除所述顶部伪鳍部4131的工艺难度。

本实施例中，采用湿法刻蚀工艺去除所述顶部伪鳍部4131，从而能够避免所述底部伪鳍部4132、鳍部421和衬底4000受到等离子体损伤，进而降低对器件性能的影响。当所述底部伪鳍部4132的材料为硅时，所述顶部伪鳍部4131的材料为锗化硅，可以通过hcl蒸汽刻蚀所述顶部伪鳍部4131。hcl蒸汽对锗化硅材料刻蚀速率与hcl蒸汽对si材料刻蚀速率的差值较大，因此采用hcl蒸汽刻蚀所述顶部伪鳍部4131，能够有效降低所述衬底4000、所述鳍部421和底部伪鳍部4132受到损耗的几率，也有利于提高器件的性能以及性能均一性。

本实施例中，所述hcl蒸汽的体积百分比浓度为3％到20％。

参考图20，去除所述顶部伪鳍部4131后，在所述鳍部421和底部伪鳍部4132露出的衬底4000上形成隔离层460，所述隔离层460覆盖所述鳍部421和底部伪鳍部4132露出的衬底，所述隔离层460覆盖所述底部伪鳍部4132，且所述隔离层460顶部低于所述鳍部421的顶部。

本实施例中，所述底部伪鳍部4132的上表面即为原先刻蚀所述基底后得到的沟槽的底面，因为所述沟槽的底面的平整度相比于刻蚀单个鳍部获得的伪鳍部的上表面的平整度较高，所以底部伪鳍部4132的顶面的平整度较高。

在后续步骤中，去除所述顶部伪鳍部4131后，由于所述顶部伪鳍部4131的材料与所述底部伪鳍部4132材料不同，所述底部伪鳍部4132与所述衬底为一体结构，在去除顶部伪鳍部4131后，所述底部伪鳍部4132的高度均一性较好，在去除所述顶部伪鳍部4131后形成覆盖所述衬底的隔离层460，且所述隔离层460覆盖所述底部伪鳍部4132，能够减少所述衬底露出所述隔离层460的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

对本实施例所述形成方法的具体描述，可参考第三实施例的相关描述，本实施例不再赘述。

图21至图23是本发明半导体结构的形成方法第五实施例中各步骤对应的结构示意图。

本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：

所述填充层的材料为与所述基底材料不同的半导体层。

在形成所述伪鳍部513(如图21所示)和鳍部521(如图21所示)之后，在形成所述隔离层560(如图23所示)之前，还包括：去除所述伪鳍部513，以避免半导体层形成的伪鳍部513影响半导体结构的形成。

具体地，参考图21，形成所述伪鳍部513后，所述伪鳍部513与位于所述衬底5000上的隔离结构514为一体结构。

对形成所述鳍部521和伪鳍部513的工艺步骤的具体描述，可参考前述第一实施例中的相应描述，本实施例不再赘述。

参考图22，去除所述伪鳍部513后的结构示意图(如图21所示)。

本实施例中，被刻蚀的所述填充层的材料为与所述基底的刻蚀选择比大的半导体材料，也即所述伪鳍部513和所述隔离结构514的材料与所述衬底5000刻蚀选择比大的半导体材料，这降低了去除所述填充层的工艺难度。当所述基底的材料为硅时，所述填充层的材料为锗化硅。

本实施例中，采用湿法刻蚀工艺去除所述伪鳍部513，从而能够避免所述鳍部521和衬底5000受到等离子体损伤，进而降低对器件性能的影响。对去除所述伪鳍部513的具体工艺描述，可参考前述第四实施例的相应描述，本实施例不再赘述。

参考图23，所述伪鳍部513为刻蚀所述填充层得到的，所述伪鳍部513与所述隔离结构514为一体结构，因为所述沟槽底面的平整度较高，所述隔离结构514与所述衬底5000的接触面的平整度较高。去除所述伪鳍部513(如图21所示)后，在所述鳍部521露出的衬底5000和隔离结构514上形成隔离层560，因为所述伪鳍部513和隔离结构514的材料均为半导体材料，去除所述伪鳍部513后，所述隔离层560覆盖所述衬底5000和隔离结构514，避免所述衬底5000露出所述隔离层560，能有效改善器件漏电流的问题。且所述隔离层560顶部低于所述鳍部521的顶部。

在后续步骤中，去除所述伪鳍部513后，由于所述伪鳍部513的材料与鳍部材料不同，在去除伪鳍部513后，所述隔离结构514上表面的平整度均一性较好，在去除伪鳍部后形成覆盖所述衬底和所述隔离结构514的隔离层560，能够减少所述衬底露出所述隔离层560的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

对本实施例所述形成方法的具体描述，可参考第一实施例的相关描述，本实施例不再赘述。

参考图24至26是本发明半导体结构的形成方法第六实施例中各步骤对应的结构示意图。

本实施例与第二实施例的相同之处，在此不再赘述。本实施例与第二实施例的不同之处在于：

所述填充层的材料为与所述基底材料不同的半导体层。

在形成所述伪鳍部613(如图24所示)和鳍部621(如图24所示)之后，在形成所述隔离层660(如图26所示)之前，还包括：去除由所述填充层材料构成的所述伪鳍部613，以避免半导体层形成的伪鳍部613影响半导体结构的性能。

对形成所述鳍部621和伪鳍部613的工艺步骤的具体描述，可参考前述第二实施例中的相应描述，本实施例不再赘述。

具体地，参考图24至图25，在形成所述鳍部621和伪鳍部613后，去除所述伪鳍部613。

本实施例中，所述填充层材料为与所述基底刻蚀选择比大的半导体材料，即所述伪鳍部613的材料与所述衬底6000的材料刻蚀选择比大。当所述基底的材料为硅时，所述填充层的材料为锗化硅。采用湿法刻蚀工艺去除所述伪鳍部613，从而能够避免所述鳍部621和衬底6000受到等离子体损伤，进而降低对器件性能的影响。

对去除所述伪鳍部613的具体工艺描述，可参考前述第四实施例的相应描述，本实施例不再赘述。

参考图26，去除所述伪鳍部613(如图25所示)后，在所述鳍部621露出的衬底6000上形成隔离层660，所述隔离层660顶部低于所述鳍部621的顶部。

需要说明的是，在所述基底内形成沟槽后，所述沟槽的底面平整度较高，未去除所述伪鳍部613时，所述伪鳍部613底部的衬底顶面即为所述沟槽底面的一部分，所以所述伪鳍部613底部的衬底顶面的平整度较高。

在后续步骤中，去除所述伪鳍部613，由于伪鳍部613的材料与鳍部材料的刻蚀选择比大，在去除伪鳍部613后，衬底表面的平整度较高，在去除伪鳍部613后形成覆盖所述衬底6000的隔离层，能够减少所述衬底露出所述隔离层660的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

对本实施例所述形成方法的具体描述，可参考第二实施例的相关描述，本实施例不再赘述。

本发明还提供一种半导体结构。参考图27至图28，示出了本发明半导体结构第一实施例的结构示意图。

参考图27，半导体结构包括衬底，所述衬底7000包括器件区i，位于所述器件区i之间的隔离区ii；多个分立的鳍部721，位于所述器件区i的所述衬底7000上且与所述衬底材料相同；多个分立的伪鳍部713，位于所述隔离区ii的所述衬底7000上且材料与所述衬底材料不同。

本实施例中，所述半导体结构还包括位于所述伪鳍部713下方的隔离结构714，所述隔离结构714的宽度大于所述伪鳍部713的宽度，所述隔离结构714位于所述衬底7000和所述伪鳍部713之间，且所述隔离结构714与所述伪鳍部713为一体结构，所述隔离区ii衬底表面低于所述器件区i中衬底的表面。

所述隔离结构714位于相邻器件区i之间，能够进一步对相邻器件区i的器件进行隔离，从而有利于进一步改善器件的性能。

本实施例中，所述隔离结构714和所述伪鳍部713的材料均为绝缘材料，所述绝缘材料为氧化硅或氮氧化硅。

本实施例中，所述鳍部721和伪鳍部713的高度趋于相同，所述鳍部721和伪鳍部713在同一步骤中形成，降低了工艺难度。

参考图28，需要说明的是，所述半导体结构还包括隔离层760，所述隔离层760位于所述鳍部721和伪鳍部713露出的所述衬底7000上，所述隔离层760覆盖所述伪鳍部713的部分侧壁。所述隔离层760的材料为氧化硅、氮化硅或氮氧化硅。

本发明刻蚀所述衬底7000上形成多个分立的鳍部721，在所述伪鳍部713的底端形成有隔离结构714，隔离区ii位于所述器件区i之间，因此伪鳍部713可以在鳍部721之间起到支撑作用，这样后续形成隔离层760的过程中，因为鳍部721之间或者鳍部721与伪鳍部713之间的间距差别不大，不容易造成隔离层760的厚度不均一的问题，从而所述鳍部721出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

参考图14至图15，示出了本发明半导体结构第二实施例的结构示意图。

参考图14，本实施例与半导体结构第一实施例的相同之处在此不再赘述。本实施例与第一实施例的不同之处在于：所述伪鳍部213的底面与所述衬底2000表面相接触。

本实施例中，所述伪鳍部213的材料为绝缘材料，所述伪鳍部213的材料为氧化硅或氮氧化硅。

参考图15，需要说明的是，本半导体结构还包括后续在所述鳍部221和伪鳍部213露出的所述衬底2000上形成的隔离层260，所述隔离层260覆盖所述伪鳍部213的部分侧壁。

本发明刻蚀所述衬底2000上形成多个分立的鳍部221，所述鳍部221的底面与所述衬底2000表面相接触，所述伪鳍部213位于所述鳍部221之间，伪鳍部213可以在鳍部221之间起到支撑作用，这样后续形成隔离层260的过程中，因为鳍部221之间或者鳍部221与伪鳍部213之间的间距差别不大，不容易造成隔离层260的厚度不均一的问题，从而所述鳍部221出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

参考图16至图17，示出了本发明半导体结构第三实施例的结构示意图。

参考图16，本实施例与半导体结构第一实施例的相同之处在此不再赘述。本实施例与第一实施例的不同之处在于：所述伪鳍部313包括底部伪鳍部3132以及位于所述底部伪鳍部3132上的顶部伪鳍部3131，所述底部伪鳍部3132与所述衬底3000为一体结构。

本实施例中，所述顶部伪鳍部3131的材料为绝缘材料，所述伪鳍部213的材料为氧化硅或氮氧化硅。

参考图17，需要说明的是，本半导体结构还包括后续在所述鳍部321和伪鳍部313露出的所述衬底3000上形成的隔离层360，所述隔离层360覆盖所述底部伪鳍部3132的侧部，且所述隔离层360的顶端低于所述鳍部321的顶端。

本发明所述器件区i的衬底3000上形成多个分立的鳍部321，形成多个分立的伪鳍部313，所述隔离区ii的衬底3000上形成多个分立的伪鳍部313，所述伪鳍部313包括底部伪鳍部3132以及位于所述底部伪鳍部3132上的顶部伪鳍部3131，因为所述隔离区ii位于所述器件区i之间，所以所述伪鳍部313可以在所述鳍部321之间起到支撑作用，这样后续形成隔离层360的过程中，因为所述鳍部321之间或者所述鳍部321与所述伪鳍部313之间的间距差别不大，不容易造成所述隔离层360的厚度不均一的问题，从而所述鳍部321出现弯曲或倾斜问题的概率较低，进而有利于进一步改善器件的性能以及性能均一性。

参考图18，示出了本发明半导体结构第四实施例的结构示意图。

参考图18，本实施例与半导体结构第三实施例的相同之处在此不再赘述。本实施例与第三实施例的不同之处在于：所述顶部伪鳍部4131的材料为与所述衬底不同的半导体材料。这降低了去除所述顶部伪鳍部4131的工艺难度。

具体的，当所述衬底4000的材料为硅时，所述顶部伪鳍部的材料为锗化硅。

本实施例中，所述底部伪鳍部4132与所述衬底4000为一体结构，本实施例中，在后续步骤中，去除所述顶部伪鳍部4131后，由于所述顶部伪鳍部4131的材料与所述底部伪鳍部4132材料不同，所述底部伪鳍部4132与所述衬底为一体结构，在去除顶部伪鳍部4131后，所述底部伪鳍部4132的高度均一性较好，在去除所述顶部伪鳍部4131后形成覆盖所述衬底的隔离层460，且所述隔离层460覆盖所述底部伪鳍部4132，能够减少所述衬底露出所述隔离层460的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

参考图21，示出了本发明半导体结构第五实施例的结构示意图。

参考图21，本实施例与半导体结构第一实施例的相同之处在此不再赘述。本实施例与第一实施例的不同之处在于：所述伪鳍部513的材料为与所述衬底不同的半导体材料。

所述半导体结构还包括位于所述伪鳍部513下方衬底5000中的隔离结构514。所述伪鳍部513和所述隔离结构514的材料均为与所述衬底5000刻蚀选择比大的半导体材料。这降低了去除所述伪鳍部513的工艺难度。

具体的，当所述衬底5000的材料为硅时，所述伪鳍部513和所述隔离结构514的材料均为锗化硅。

本实施例中，在后续步骤中，去除所述伪鳍部513后，由于所述伪鳍部513的材料与鳍部材料不同，在去除伪鳍部513后，所述隔离结构514上表面的平整度均一性较好，在去除伪鳍部513后形成覆盖所述衬底和所述隔离结构514的隔离层560，能够减少所述衬底露出所述隔离层560的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

参考图24，示出了本发明半导体结构第六实施例的结构示意图。

参考图24，本实施例与半导体结构第二实施例的相同之处在此不再赘述。本实施例与第二实施例的不同之处在于：所述伪鳍部613的材料为与所述衬底材料不同的半导体材料。这降低了去除所述顶部伪鳍部的工艺难度。

具体的，当所述衬底6000的材料为硅时，所述伪鳍部613的材料为锗化硅。

本实施例中，后续步骤中，去除所述伪鳍部613，由于伪鳍部613的材料与鳍部材料的刻蚀选择比大，在去除伪鳍部613后，衬底表面的平整度较高，在去除伪鳍部613后形成覆盖所述衬底6000的隔离层，能够减少所述衬底露出所述隔离层660的情况发生，从而能够改善器件漏电流(leakage)的问题，进而有利于提高器件的性能，因此提高了性能的均一性。

本实施例所述半导体结构可以采用前述实施例所述的形成方法形成，也可以采用其他形成方法形成。本实施例中，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。