一种可集成的超势垒横向二极管器件的制作方法

本发明涉及功率半导体技术，特别涉及一种可集成的超势垒横向二极管器件。

背景技术

传统的整流二极管主要有pn结二极管和肖特基二极管两类，其中，pn结二极管正向开启压降vf较大，反向恢复时间trr较长，但pn结二极管的稳定性较好，能工作在高电压情况下；肖特基二极管在低电压时优势较大，正向压降小，反向恢复时间短，但是肖特基二极管的反向泄漏电流较大，且不稳定。为了提高二极管性能，业界提出了结势垒控制整流器(jbs)，混合pin/肖特基整流器(mps)，mos控制二极管(mcd)等器件。近年来，激烈的市场竞争不仅对器件本身要求越来越高，也对器件的集成性提出了更高的要求。所以如何在减小二极管漏电，加快反向恢复速度，减小正向压降的同时提高集成性成为了各个厂家努力的方向。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可集成的超势垒横向二极管器件。

为实现上述发明目的，本发明技术方案如下：

一种可集成的超势垒横向二极管器件，包括从下至上依次层叠设置的p+型衬底、p型外延、n型阱、氧化层，栅电极，所述n型阱中具有p型掺杂区、p+型重掺杂区、n-型掺杂区；所述p型掺杂区内部左上方具有p+型重掺杂区和n+型重掺杂区；所述p+型重掺杂区的右侧和n+型重掺杂区的左侧相邻并接触；所述n-型掺杂区内部右上方具有n+型重掺杂区；所述n-型掺杂区位于p+型重掺杂区正上方并与p+型重掺杂区的上表面接触，所述p+型重掺杂区和n-型掺杂区的左侧与p型掺杂区相接触；所述氧化层的下表面与n型阱上表面相接触，氧化层的上表面与栅电极的下表面接触，所述氧化层和栅电极的长度延伸至n+型重掺杂区的右边界和n+型重掺杂区的左边界；所述金属化阳极的下表面与p+重掺杂区的上表面、n+重掺杂区的上表面都接触，所述金属化阳极与氧化层和栅电极的左边界都接触，并向右延伸至完全覆盖栅电极；所述金属化阴极与n+型重掺杂区的上表面接触。

作为优选方式，所述氧化层采用的材料为二氧化硅、或者二氧化硅和氮化硅的复合材料。

作为优选方式，所述栅电极采用的材料为多晶硅。

本发明的有益效果为：本发明提供了一种可集成的超势垒横向二极管器件，综合了pn结二极管和肖特基二极管的优点，相比pn结二极管，本发明可以减小正向开启电压，提高反向恢复速度；相比于肖特基二极管，反向漏电更小且稳定。

附图说明

图1是本发明的可集成超势垒横向二极管的剖面结构示意图；

图2是本发明的可集成超势垒横向二极管在无外加电压时的耗尽线示意图；

图3是本发明的可集成超势垒横向二极管在阳极电压达到开启电压时的电流路径示意图；

图4-图12是本发明的可集成超势垒横向二极管器件的一种制造工艺流程示意图；

1为p+型衬底，2为p型外延，3为n型阱，4为p型掺杂区，5为p+型重掺杂区，6为n-型掺杂区，7为p+型重掺杂区，8为n+型重掺杂区，9为n+型重掺杂区，10为氧化层，11为栅电极，12为金属化阳极，13为金属化阴极，14为耗尽区边界线，15为电流线。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如图1所示，本发明提供一种可集成的超势垒横向二极管器件，包括从下至上依次层叠设置的p+型衬底1、p型外延2、n型阱3、氧化层10，栅电极11，所述n型阱3中具有p型掺杂区4、p+型重掺杂区5、n-型掺杂区6；所述p型掺杂区4内部左上方具有p+型重掺杂区7和n+型重掺杂区8；所述p+型重掺杂区7的右侧和n+型重掺杂区8的左侧相邻并接触；所述n-型掺杂区6内部右上方具有n+型重掺杂区9；所述n-型掺杂区6位于p+型重掺杂区5正上方并与p+型重掺杂区5的上表面接触，所述p+型重掺杂区5和n-型掺杂区6的左侧与p型掺杂区4相接触；所述氧化层10的下表面与n型阱3上表面相接触，氧化层10的上表面与栅电极11的下表面接触，所述氧化层10和栅电极11的长度延伸至n+型重掺杂区8的右边界和n+型重掺杂区9的左边界；所述金属化阳极12的下表面与p+型重掺杂区7的上表面、n+型重掺杂区8的上表面都接触，所述金属化阳极12与氧化层10和栅电极11的左边界都接触，并向右延伸至完全覆盖栅电极11；所述金属化阴极13与n+型重掺杂区9的上表面接触。

所述氧化层10采用的材料为二氧化硅、或者二氧化硅和氮化硅的复合材料。

所述栅电极11采用的材料为多晶硅。

本发明的工作原理如下：

本发明所提供的一种可集成的超势垒横向二极管器件，如图1所示，本发明的结构类似于dmos，但不同于dmos。其正向导通时的电极连接方式为：金属化阳极12接正电位，金属化阴极13接零电位。在金属化阳极无外加电压或所加正电压非常小时由于p+型重掺杂区5的掺杂浓度远大于n-型掺杂区6，p+型重掺杂区5和n-型掺杂区6所构成的pn结的内建电势会使得p+型重掺杂区5和氧化层10之间的n-型掺杂区6全耗尽，电子通道被阻断，如图2所示，此时二极管处在关断状态。

当金属化阳极12加正电压，金属化阴极13接零电位时，相当于n沟道mos的漏栅同时加正电压，源极接零电位。由于mos的体效应，当vbs的电压为正时沟道势垒降低，阈值电压会降低。同时p+型重掺杂区5和n-型掺杂区6所构成的pn结的内建势垒区逐渐缩小，势垒降低。由于n-型掺杂区6的存在，积累层更加容易形成从而形成一条低阻通路，如图3所示，此时二极管导通，电子从金属化阴极13流向金属化阳极12。所以器件的开启电压相比于pn结二极管会减小。同时由于本发明的二极管为单极性器件，在正向导通时没有少数载流子的存储问题，所以反向恢复过程比pn结二极管更快。

本发明的可集成的超势垒横向二极管器件，其反向阻断时的电极连接方式为：金属化阳极12接零电位，金属化阴极13接正电位。此时器件为pn结耐压，p+型重掺杂区5和氧化层10之间的n-型掺杂区6全耗尽，此时器件的反向漏电相比于肖特基二极管会很小。并且由于n-型掺杂区6全耗尽，器件的表面电场会被降低，当金属化阴极13上的电压达到击穿电压时，击穿会发生在体内。

本发明所示的可集成的超势垒横向二极管器件的制造工艺过程可以根据具体工艺过程进行适当调整，其中一种制造工艺流程为：

1单晶硅准备及外延生长：如图4，采用p型重掺杂单晶硅衬底，晶向为<100>。采用气相外延vpe等方法生长一定厚度和掺杂浓度的p型外延2；

2离子注入：如图5所示，利用光刻注入制造n型阱3；

3离子注入：如图6所示，利用光刻注入形成n-型掺杂区6；

4高能量离子注入并推结：如图7所示，进行一次高能量的离子注入形成p+型重掺杂区5，并且此处的受主杂质剂量应较大，并推结；

5离子注入并推结：如图8所示，利用光刻注入和推结形成p型掺杂区4；

6高剂量的离子注入：如图9所示，进行多次低能量高剂量的离子注入形成p+型重掺杂区7，n+型重掺杂区8，n+型重掺杂区9，为后面的金属接触做准备；

7栅氧化层的制备和刻蚀：如图10所示，利用热过程生长栅氧化层，控制时间和温度达到需要的氧化层厚度。随后进行氧化层的刻蚀；

8淀积多晶硅及刻蚀：如图11所示，利用淀积的方法制作栅材料并刻蚀，使其位于氧化层正上方；

9淀积金属并刻蚀：如图12所示，淀积金属并刻蚀，制作阳极和阴极；

本发明提出的一种可集成的超势垒横向二极管，同样适用于碳化硅、砷化镓、磷化铟或锗硅等半导体材料的器件。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。