半导体结构的制造方法与流程
本公开涉及一种半导体技术，特别涉及一种半导体接触插塞及形成方法。
背景技术：
半导体装置广泛地运用在各种电子设备(如智能手机、笔记本电脑、数码相机以及其他设备)中。一般来说，典型半导体装置包含具有主动装置如晶体管、电容器、电感器以及其他元件的基底。这些主动元件初始时互相隔离，并随后在主动装置上方形成内连线结构以创造功能性电路。这样的内连线结构可包含横向内连线，如金属线(布线(wirings))，以及垂直内连线，如导电导孔(vias)或接触插塞。
更小及更快的半导体装置的需求持续增加，其同时可支持更多日益复杂及先进的功能。此微缩化工艺一般通过增加生产效率及降低相关成本而提供了一些益处。然而，这样的微缩化亦增加半导体装置工艺及制造的复杂度。随着先进技术节点(nodes)中半导体装置的尺寸微缩至次微米(sub-micro，亚微米)尺寸，在降低接触插塞尺寸的同时降低接触插塞电阻变得逐渐具有挑战性。需要改善的结构及其制造方法。
技术实现要素：
依据本公开的一些实施例，提供一种半导体结构的制造方法。此方法包含形成介电堆叠于基底上方，并在介电堆叠中图案化接触区，接触区延伸进入基底且具有多个侧部及露出基底的底部；形成介电阻障层于接触区中以覆盖接触区的这些侧部；形成导电阻挡层以覆盖介电阻障层、介电堆叠以及接触区的底部；形成导电层于导电阻挡层上方；形成导电阻障层于导电层上方；以及形成硅化物区于导电层下方的基底中。
依据本公开的一些实施例，提供一种半导体装置。此装置包含：介电堆叠，形成在基底上；接触区，形成于介电堆叠中以及延伸进入基底，接触区具有多个侧部及底部；介电阻障层，形成于接触区的这些侧部上；导电阻挡层，沿接触区的这些侧部形成于介电阻障层及介电堆叠上方；导电层，沿接触区的这些侧部及底部在接触区中形成于导电阻挡层上方；导电阻障层，在接触区中形成于导电层上；导电芯，位于接触区中的导电阻障层上方；以及硅化物区，位于导电层下方的基底中。
依据本公开的一些实施例，提供一种半导体结构的制造方法。此方法包含：沉积介电堆叠于基底上方；形成接触区于介电堆叠中，接触区延伸进入基底且具有多个侧部以及露出基底的底部；沉积第一金属层于接触区中以覆盖接触区的这些侧部及底部；沉积第二金属层于第一金属层上方；以及沉积导电阻障层于第二金属层上方。
附图说明
根据以下详细描述并结合附图阅读时，可最佳地理解本公开的各方面(aspect，方案)。应注意的是，依照产业的标准做法，各种部件(feature)并非依比例绘制。事实上，为使论述明确，各种部件的尺寸可能任意增加或减少。
图1a及图1b描述接触插塞的各种示范实施例的剖面图。
图2至图13是根据一些实施例，于制造接触插塞的各种中间步骤的示范剖面示意图。
图14是根据一些实施例，描述替代型接触插塞的示范剖面示意图。
图15是根据一些实施例，描述制造接触插塞的示范工艺流程。
符号说明
100～接触插塞；
100’～替代型接触插塞；
102～基底；
104、104’～硅化区；
106、108、108a～介电层；
110、110a、110b～介电阻障层；
112～导电阻挡层；
114～导电层；
116～导电阻障层；
118～导电芯；
120～光刻胶；
122～接触区；
122a～侧部；
122b～底部；
124a～第一退火工艺；
124b～第二退火工艺；
126～金属层；
200～工艺流程；
202、204、206、208、210、212、214、216～步骤。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的标的的不同部件。组件和配置的具体范例描述如下，以简化本公开。当然，这些说明仅为示范而非用以限定本公开。举例来说，叙述中若提及第一部件形成于第二部件之上或上方，可能包含所形成的第一部件与第二部件是直接接触的实施例，亦可能包含额外的部件形成于第一部件与第二部件之间，而使第一部件与第二部件不直接接触的实施例。另外，本公开可能在各个范例中使用重复的参考数字和/或字母，此重复是为了简化和清楚的目的，并未指示不同的实施例和/或组态之间的关系。
此外，为易于描述，本文中可使用诸如“在...下方”、“在...之下”、“下部”、“在...上方”、“上部”及其类似者的空间相对用语，以描述如图所示的一个(些)元件或部件相对于另一个(些)元件或特征的关系。除附图中所描绘的方向以外，空间相对用语亦意欲涵盖装置在使用或操作中的不同方向。设备可以其他方式定向(旋转90度或处于其他方向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
整体而言，在此描述的实施例提供具有覆盖接触开口或接触区的侧部及底部的多个薄层的接触插塞，以及于接触插塞中配置于多个薄层上方的导电芯。当半导体装置持续缩小，符合如接触导孔或接触插塞的半导体装置内连线结构的导电度需求及可靠度需求已变得逐渐困难。已观察到，于此公开的接触插塞可在针对先进技术节点微缩化的同时，仍维持低电阻及良好可靠度。接触插塞侧部及底部上方的多个薄层作为有效导电及阻障层，同时留下足够空间以允许无孔洞的导电芯形成。
图1a至图1b示出接触插塞100的剖面图。如图所示，接触插塞100于基底102上方包含具有介电层106及108的介电堆叠。可图案化介电堆叠以形成延伸穿过介电堆叠并进入基底102的开口或接触区。延伸进入基底102的部分接触区可被硅化区104环绕。接触区可以各种深度延伸进入基底102，使得中间部分比侧边部分更深入基底102。介电层106可以由氮化硅(sin)、碳氮化硅(sicn)、碳化硅(sic)、氧化铝(alox)及类似物形成，具有例如20埃
接触插塞100亦可包含沿接触区的侧部定位的介电阻障层110。依据设计需求，可形成于介电层108的顶面下方终止的介电阻障层110的顶面，如图1a所示，或介电阻障层110的顶面可与介电层108的顶面齐平，如图1b所示。介电阻障层110可以由氮化硅(sin)、碳氮化硅(sicn)、碳化硅(sic)、氮氧化硅(sion)、氧化铝(alox)及类似物形成，以及具有例如20埃
接触插塞100还可包含也被称为第一金属层的导电阻挡层112，于开口或接触区中形成于介电阻障层110上方以覆盖接触区的侧部。导电阻挡层112于低温形成，如低于摄氏30度，例如摄氏25度至摄氏30度。导电阻挡层112的厚度依技术需求可为例如低于10埃
也被称为第二金属层的导电层114，可形成于导电阻挡层112上方，覆盖接触区的侧部及底部。如图1a至图1b所示，导电层114可延伸进基底102并与硅化区104直接接触。导电层114可由钛(ti)、镍(ni)、钨(w)、钴(co)、铂(pt)及类似物制成，并在开口侧部具有例如低于10埃
再者，导电阻障层116可在接触区中形成于导电层114上方。导电阻障层116可作为导电芯118的阻障层及粘着层两者，其中导电阻障层116避免或减少导电芯118回流/扩散至周围的膜层，且亦促进导电芯118对周围的膜层的粘着。于范例实施例中，导电阻障层116可由钽(ta)、钛(ti)、氮化钛(tin)、氮化钽(tan)或类似物形成，并具有例如低于10埃
如图1a至图1b所示，导电芯118形成于接触区中并与导电阻障层116直接接触。为了提供空间供导电芯118形成，导电阻挡层112、导电层114、导电阻障层116于接触区侧部的组合厚度可低于20埃
于图1a至图1b的示范实施例中，硅化区104为自对准硅化物(self-alignedsilicide)(硅化物)，其可通过退火导电阻挡层112及导电层114形成。硅化区104可形成于导电层114下方，以及以约20埃
当半导体装置微缩至如10纳米(nm)节点或更小的先进技术节点时，接触插塞100可符合导电度及可靠度两者的需求。于传统技术中，导电层114可与介电堆叠(具有介电层106及介电层108)及介电阻障层110直接接触。在导电层114的形成期间，反应可发生于介电阻障层110/介电堆叠(具有介电层106及介电层108)与产生导电层114的形成气体之间。反应的副产物可留在开口的侧部及底部。作为结果，供导电芯118形成的空间可被缩减。当介电阻障层110为氮化硅(sin)以及导电层114为钛(ti)时，反应副产物的范例可为氮化钛硅(tisin)。举例来说，作为空间缩减的结果，导电芯118可能变形为有孔洞(voided，中空的)或不完整的导电芯118，而可能导致电性失效或可靠度失效两者。
通过在形成导电层114前在开口或接触区中形成薄及低温的导电阻挡层112，可减少或避免介电阻障层110/介电堆叠(具有介电层106及介电层108)与导电层114之间的反应。特别是，通过在低温下形成导电阻挡层112，如低于摄氏30度，例如摄氏25度至摄氏30度，导电阻挡层112与介电阻障层110之间或导电阻挡层112与介电堆叠(具有介电层106及介电层108)之间的反应可被最小化。
此外，于此公开的接触插塞100中，介电阻障层110形成于开口或接触区的侧部上。介电阻障层110可作为有效扩散阻障层，以防止来自邻近接触件或组件的电性短路，并因此可增进接触插塞100的电性特性以及可靠度两特性。
此外，导电阻挡层112及导电层114均可帮助硅化区104的形成。硅化区104可减低电阻以及帮助接触插塞100与基底102之间欧姆接触的形成。
再者，于此公开的接触插塞100中，导电阻挡层112、导电层114及导电阻障层116于接触区的侧部上的组合厚度被良好地控制以提供足够空间供无孔洞导电芯118生成。于图1a至图1b的实施例中，导电阻挡层112、导电层114及导电阻障层116于接触区的侧部上的组合厚度低于20埃
于图2至图13中，将参考接触插塞于制造的中间步骤的剖面示意图描述制造接触插塞100的示范技术。起始于图2，介电薄膜堆叠可形成于基底102上，基底102可为鳍式场效晶体管(finfield-effecttransistor，finfet)的源极或漏极的部分、金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistors，mosfets)的源极或漏极的部分或鳍式场效晶体管/金属氧化物半导体场效晶体管的栅极电极的部分，其包含硅(si)、锗(ge)、碳化硅(sic)、硅锗(sige)、磷化硅(sip)及类似物。
图2更进一步说明，介电层106形成于基底102上方。于一些实施例中，介电层106具有依使用技术变化的厚度，举例来说，约20埃
另一介电层108可沉积于介电层106上方。于各种实施例中，介电层108可为第一层间介电质或金属间介电质层。介电层108可以由例如具有介电常数低于约4或甚至低于约2.8的低介电常数介电材料形成。介电层108可为磷硅酸盐玻璃(phosphosilicateglass，psg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、氟硅酸盐玻璃(siof系列材料)、sioxcy、旋涂玻璃、旋涂聚合物(spin-on-polymer)、硅碳材料、其化合物以及类似物。介电层108可经由任何合适方法沉积，如原子层沉积(ald)、物理气相沉积(pvd)、液态源雾化化学沉积(liquidsourcemistedchemicaldeposition，lsmcd)、旋转涂布、化学气相沉积(cvd)、涂布，或其他任何合适在基底上方形成薄膜层的工艺。介电层108亦可包含多个膜层，如隔离层(isolationlayer)、粘胶层(gluelayer)、缓冲层(bufferlayer)以及类似物。介电层108的厚度随使用的技术而变化，例如可为1000埃
如图2所示，图案化的光刻胶120亦可形成于介电层108上方。当然光刻胶120可依任何合适技术图案化，如微影(lithography)工艺(例如，光微影(photolithography)或电子束微影)，其还可包含光刻胶涂布(例如，旋转涂布)、软烘烤(softbaking)、掩模对准(maskaligning)、曝光(exposure)、曝光后烘烤(post-exposurebaking)、光刻胶显影(photoresistdeveloping)、润洗(rinsing)、干燥(例如，旋转干燥(spin-drying)和/或硬烘烤(hardbaking))及类似工艺。于一些实施例中，光刻胶120可为一层感光聚合物，用以将来自掩模(于此未示出)的图案转移至下方的基底。于一些实施例中，光刻胶120可包含多层膜层，如内层(underlayer)、硬式掩模、底部抗反射涂层(bottomanti-reflectivecoatings，barc)以及其他依技术需求的合适材料。
于图3中，开口或接触区122经由蚀刻工艺形成于包含介电层106及介电层108的介电堆叠中。开口或接触区122具有侧部122a以及露出基底102的底部122b。接触区122可以各种深度延伸进入基底102。一般情况下，相较于开口于中间部分较大的深度，开口于末端部分的深度较小。任何合适技术可用以蚀刻开口或接触区122，举例来说，于一些实施例中蚀刻工艺可包含干式蚀刻(例如，反应离子蚀刻(rie)或感应耦合等离子体(icp)蚀刻)、湿式蚀刻和/或其他蚀刻方法。蚀刻工艺用以蚀刻介电层106及介电层108的部分，并经由开口或接触区122露出基底102。开口或接触区122可露出下方基底102的区域，如源极/漏极区、栅极电极、硅基底、或其他半导体装置的组件。随后，残留的光刻胶120可通过例如等离子体灰化(plasmaashing)和/或湿式清洗(wetclean)工艺移除。虽然只示出一个开口或接触区122，但理所当然可于基底102上方图案化任何数量的开口或接触区，穿过介电层106及介电层108，这取决于装置设计。
于一些实施例中，可于图案化工艺中使用其他膜层。举例来说，一或多个硬式掩模(未示出)可在形成光刻胶120前形成于介电层108上，在此实施例中，先将来自光刻胶120的图案施加至一或多个硬式掩模，以及图案化的硬式掩模将于后续用于图案化介电层106及介电层108。一般而言，当实施例中的蚀刻工艺需要光刻胶材料以外的掩模时，可使用一或多个硬式掩模层。于随后图案化介电层106及介电层108的蚀刻工艺期间，图案化的光刻胶掩模亦将被蚀刻，尽管光刻胶材料的蚀刻率可能不如介电层106及介电层108的蚀刻率高。如于蚀刻工艺中，图案化光刻胶掩模会于介电层106及介电层108的蚀刻工艺完成前先被消耗完，则可使用额外的硬式掩模。选择一或多层硬式掩模层的材料，使其展现良好沉积均匀性及蚀刻率低于下方材料(如介电层106及介电层108的材料)。于一些实施例中，硬式掩模层为氮氧化硅(sion)、氮化钛(tin)、旋转涂布硬式掩模(spinonhardmask，soh)、氮化硅(sin)、碳化硅(sic)、氧化硅(sio2)或其组合。
于图4中，介电阻障层110a沉积于开口或接触区122中以覆盖侧部122a与底部122b。于一些实施例中，介电阻障层110a可为氮化硅(sin)、碳氮化硅(sicn)、碳化硅(sic)、氮氧化硅(sion)、氧化铝(alox)、或类似物、或其组合。于各种实施例中，介电层110a可通过任何合适的沉积工艺沉积，如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、电子束蒸镀(e-beamevaporation)或任何其组合。随着半导体装置持续微缩，介于两个接触件之间或介于接触件与邻近组件之间的空间可能相应缩减。缩减的空间可能导致电性短路以及可靠度失效。在此公开的介电阻障层110a作为扩散阻障层，以避免电性短路以及可靠度失效，如依时性介电质崩溃(time-dependentdielectricbreakdown,经时介电质击穿，tddb)。
于图5中，介电阻障层110a可被蚀刻以露出基底102。于一些实施例中，蚀刻工艺可包含毯覆式干蚀刻(blanketdryetching)(例如，毯覆式反应离子蚀刻或感应耦合等离子体蚀刻)。于此的毯覆式蚀刻可表示无任何掩模保护接触插塞100的部分的蚀刻工艺。于一些实施例中，依需要可使用仅露出介电阻障层110a底部的掩模。于干式蚀刻期间，可生成方向性等离子体或非等向性等离子体以移除介电阻障层110a的底部。如图所示，于移除介电阻障层110a底部的期间，介电阻障层110a于介电层108上方的顶部，以及介电层108邻近开口122的顶部可同样地被移除。
作为蚀刻工艺的结果，介电阻障层110a成为仅覆盖接触区122侧部122a的介电阻障层110，以及介电阻障层110的顶面110b可低于介电层108的顶面108a。于图5所示的实施例中，介电阻障层110可留存于接触区122的侧部122a上，且介电阻障层110与介电层106及介电层108以及基底102直接接触。于其他实施例中，介电阻障层110仅留存于接触区122的部分侧部122a上，以及介电阻障层110可不与介电层106及基底102接触，这取决于蚀刻工艺。无论如何，最后的介电阻障层110可作为有效阻障层，以防止在半导体装置中两个邻近接触插塞之间或接触插塞与邻近组件之间的电性短路及可靠度失效。介电阻障层110可为氮化硅(sin)、碳氮化硅(sicn)、碳化硅(sic)、氮氧化硅(sion)、氧化铝(alox)以及类似物，并具有例如20埃
于图6中，导电阻挡层112于接触区122中形成于开口122侧部122a及底部122b上方，以及露出的基底102上方。如图所示，导电阻挡层112亦可形成于介电阻障层110上方，并延伸进入基底102。导电阻挡层112可为薄的并具有例如低于10埃
于图7中，导电层114于开口或接触区122中形成于导电阻挡层112上方，覆盖接触区122侧部122a及底部122b。导电层114可协助形成硅化区104，其将随后形成并作为降低电阻及帮助于接触插塞100及基底102之间形成欧姆接触的层体。于一实施例中，导电层114于侧部122a上可具有低于10埃
如图8所示，可进行第一退火工艺124a以形成硅化区104’。硅化区104’可通过使导电阻挡层112的导电材料扩散进入基底102上部而形成。举例来说，退火工艺可使用于约770托(torr)至约850托(torr)的气压下的氩(ar)或氮(n2)作为工艺气体，于约摄氏100度至约摄氏900度的温度进行。退火后，导电阻挡层112与基底102直接接触的底部可扩散进入基底102并转化成硅化物，同时可保留在介电阻障层110上方的导电阻挡层112的侧部。此外，导电层114仍可保留。取决于导电阻挡层112的材料类型，硅化区104’可包含硅化钛(tisix)、硅化镍(nisix)、硅化钨(wsix)、硅化钴(cosix)、硅化铂(ptsix)或类似物。
于图9中，导电阻障层116沿开口或接触区122的侧部122a及底部122b形成于导电层114上方。可形成于此公开的导电阻障层116，以提升在开口或接触区122中导电芯118对周围层的粘着。导电阻障层116亦可作为阻障层，以避免导电芯118回流/扩散进入与导电芯118接触的周围的膜层。于各种实施例中，导电阻障层116可包含钽(ta)、钛(ti)、氮化钛(tin)、氮化钽(tan)及类似物，且可通过合适沉积工艺，如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、溅镀、电子束蒸镀或其任何组合沉积而成。导电阻障层118的厚度可低于10埃
如图10所示，于形成导电阻障层116后，可进行第二退火工艺124b以将硅化区104’扩展至开口或接触区122的底部122b下方的基底102中。第二退火工艺124b可使用于约770托(torr)至约850托(torr)的气压下的氩(ar)或氮(n2)作为工艺气体，于约摄氏100度至约摄氏900度的温度进行。退火后，部分的导电层114底部可扩散进入基底102并转化成硅化物，同时可保留导电层114沿开口122的侧部122a在导电阻挡层112上方的部分。第二退火工艺124b后，可保留导电阻挡层112以及导电阻障层116。通过第二退火工艺124b提供的热能使原本于硅化区104’中的导电材料和来自导电层114的导电材料以垂直及横向两个方向进一步扩散进入基底102。第二退火工艺124b完成后，初始硅化区104’成为具有如图10所示的扩大轮廓的硅化区104。如图所示，硅化区104可形成于导电层114下方以及依据设计，以约20埃
随着半导体装置尺寸持续缩小，接触插塞的关键尺寸(criticaldimension，cd)亦可相应减小。较小的关键尺寸将增加接触插塞的电阻，且可能需要新结构设计以减低电阻。于此形成的硅化物区104可提供基底102及接触插塞100之间良好的欧姆接触，并从而增进半导体装置的导电率。
于图11中，沉积金属层126以填满开口或接触区122。金属层126可包含钴(co)、钨(w)、钌(ru)、铝(al)、铜(cu)或其他合适导体，以及通过合适沉积工艺，如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、溅镀、电子束蒸镀或其任何组合沉积而成。或者，金属层126可包含铜(cu)、铜锰(cumn)、铜铝(cual)以及类似物，以及可进行电化学镀(electro-chemicalplating，ecp)工艺。于一些实施例中，导电晶种层(未示出)在金属层126前形成。导电晶种层可包含纯金属，如钴(co)或铜(cu)。于一些实施例中，导电晶种层至少包含主要金属元素，如金属层126所含的钴或铜，或导电晶种层为含铜层，如铜铝、铜锰或类似物。导电晶种层可通过使用物理气相沉积(pvd)或其他熟知沉积技术形成。导电晶种层可具有例如约100埃
于图12中，除了介电层108上方的导电阻挡层112、导电层114以及导电阻障层116，也可以凹蚀金属层126，以提供平坦的形貌。可施行化学机械研磨(chemicalmechanicalpolishing，cmp)工艺以移除介电层108上方任何多余的金属层126、导电阻挡层112、导电层114以及导电阻障层116。或者，可施行回蚀刻(etching-back)工艺以移除介电层108上方任何多余的金属层126、导电阻挡层112、导电层114以及导电阻障层116。开口或接触区122中剩余的金属层126形成金属芯118。在凹蚀金属后，形成与图1a所示的接触插塞100相同的最后的接触插塞100。如图12所示，当介电阻障层110的顶面低于导电芯118、导电阻障层116、导电层114及导电阻挡层112的顶面时，导电芯118、导电阻障层116、导电层114及导电阻挡层112的顶面齐平。
图13说明与图1b所示的接触插塞相同的接触插塞100的其他范例。如图13所示，在凹蚀金属后，介电阻障层110、导电芯118、导电阻障层116、导电层114及导电阻挡层112的顶面齐平。图13示出的范例可通过调整凹蚀金属工艺实施。举例来说，如果使用化学机械研磨工艺凹蚀金属，可调整化学机械研磨工艺以研磨更深，以使介电阻障层110的顶面与导电芯118、导电阻障层116、导电层114及导电阻挡层112的顶面齐平。
现在参考图14，描述替代型接触插塞100’。相较于图1b所示的接触插塞100，差异在于替代型接触插塞100’不具有沿开口或接触区的侧部及底部的介电阻障层110。为了形成接触插塞100’，工艺仍将从在介电堆叠中图案化开口或接触区122以露出下方的基底102(图2及图3)开始。下个步骤为在开口或接触区122的侧部及底部上形成导电阻挡层122(图6，但无介电层110)。工艺流程接着继续形成导电层114(图7，但无介电层110)以及进行第一退火工艺以形成硅化区104’(图8，但无介电层110)。继续步骤可以是涂覆导电阻障层116(图9，但无介电层110)，以及进行第二退火工艺以形成硅化区104(图10，但无介电层110)，以及整个工艺流程结束于在开口或接触区中形成导电芯118于导电阻障层116上方(图11及图13，但无介电层110)。
图15依据一些实施例说明形成接触插塞100的示范工艺流程200。工艺起始于步骤202，其可于介电堆叠中图案化开口或接触区。接触区可以各种深部延伸进入基底，其于末端部分的深度一般来说小于中间部分的深度。介电堆叠可包含形成于基底102上的介电层106及介电层108。开口或接触区122可露出下方基底区102供电性连接，如源极/漏极区、栅极电极，或其他半导体装置组件。步骤202可由图2及图3说明。
接着，于步骤204，介电阻障层可沉积于开口或接触区的侧部或底部上。随后，介电阻障层可接受蚀刻工艺，如毯覆式干蚀刻或使用光刻胶掩模的干式蚀刻。干式蚀刻期间，介电阻障层的底部可被移除。再者，介电阻障层于介电层上方的顶部以及介电堆叠的顶部部分亦可被移除。作为蚀刻工艺的结果，介电阻障层仅保留沿开口或接触区侧部的部分，以及介电阻障层与介电堆叠(具有介电层106及介电层108)和基底直接接触。介电阻障层110的范例示出于图5。如图5所示，依据蚀刻工艺，介电阻障层的顶面低于介电堆叠的顶面。随着半导体装置进展至如10纳米(nm)或更小的先进技术节点时，介电阻障层110可于本公开中被导入，以有效防止电性短路以及可靠度失效。
工艺流程200接着可进入步骤206，薄的导电阻挡层沉积于开口或接触区中以及露出的基底与介电阻障层上方。举例来说，步骤206可于图6中说明。导电阻挡层是薄的，例如厚度低于10埃
随后，工艺流程200进入步骤208，导电层可形成于开口或接触区中。导电层沿开口或接触区的侧部及底部形成于导电阻挡层上方。导电层可帮助随后的硅化区104形成，以及降低接触插塞100与基底102之间的电阻。步骤208可于图7中说明。
工艺接着进入步骤210，可进行第一退火工艺以形成硅化区104’。硅化区104’的形成可通过将导电阻挡层112的导电材料扩散进入基底102的上部。退火后，当导电阻挡层112于介电阻障层110及介电堆叠上方的侧部保留时，导电阻挡层112与基底直接接触的底部可扩散进入基底102。此外，导电层114仍可保留。步骤210可于图8中说明。
于步骤212，导电阻障层在开口或接触区的侧部及底部上形成于导电层上方。举例来说，步骤212可示出于图9。导电阻障层可作为随后形成的导电芯的有效粘着层及阻障层。导电阻障层提升导电芯对周围膜层的粘着，并避免导电芯于接触开口中回流/扩散至周围膜层。应注意的是，导电阻挡层、导电层以及导电阻障层于接触区的侧部上的总厚度可低于20埃
工艺流程200接着进入步骤214，可使用第二退火工艺以扩展第一退火工艺期间形成于开口或接触区底部下方的基底中的硅化区。步骤214可示出于图10。于步骤214，通过将来自导电阻挡层及导电层的导电材料扩散进入基底上部，硅化区可进一步扩大进入基底。工艺流程200接着进入步骤216。
于步骤216，可沉积金属层以填入开口或接触区中，以及可进行表面平坦化工艺，如化学机械研磨(cmp)，以移除于介电堆叠上方任何多余的金属层、导电阻挡层、导电层以及导电阻障层。表面平坦化后，形成导电芯且完成接触插塞。步骤216可示出于图11、图12、图13。根据图12中的凹蚀工艺，介电阻障层的顶面低于介电堆叠的顶面，以及于图13中，介电阻障层的顶面与介电堆叠的顶面齐平。
于此应注意的是，于图12中示出的替代型装置结构100’亦可通过工艺流程200制造。为了制造接触插塞100’，工艺流程200可由步骤202开始，并接着跳过步骤204。跳过步骤204后，工艺流程200进入步骤206、208、210、212、214并结束于步骤216。
应注意的是，可于示范方法200之前、期间或之后加入额外的步骤，以及于方法200的额外实施例中，一些描述的步骤可以被替代、剔除或任意变动。于随后的工艺步骤，各种附加的内连线结构(例如，具有导线和/或导孔的金属化层)可形成于介电层108上方。这些内连线结构将接触插塞100与其他接触插塞和/或主动装置电性连接以形成功能性电路。也可以形成额外的装置部件如钝化层(passivationlayers)、输入/输出结构及类似物。
关于于此提供的说明，本公开提供形成接触插塞的方法及结构，其避免许多传统技术于半导体装置缩小至先进技术节点(如10纳米(nm)或更小)的陷阱。本公开描述的接触插塞可符合于先进技术节点中导电度及可靠度两者的需求。本公开的实施例更进一步提供薄的(例如厚度低于10埃
如以上所述，本公开的各方面可提供形成半导体接触插塞的方法，包含形成介电堆叠于基底上方并于介电堆叠中图案化接触区，接触区具有侧部及露出基底的底部。此方法还可包含形成介电阻障层于接触区中以覆盖侧部。随后，导电阻挡层可通过低温工艺形成于接触区中以覆盖介电阻障层、介电堆叠以及接触区底部。导电层接着可在接触区中形成于导电阻挡层上方。此方法还可包含形成硅化区于导电层下方的基底中。
于一些实施例中，形成硅化物区的步骤还包括在导电层形成后进行第一退火工艺，以及在导电阻障层形成后进行第二退火工艺。
于一些实施例中，形成导电阻挡层的步骤还包括在低于摄氏30度的温度下形成厚度低于10埃
于一些实施例中，形成导电层于导电阻挡层上方，以及在接触区中形成导电阻障层于导电层上方，此三层沿接触区的侧部的总厚度低于20埃
于一些实施例中，通过低温工艺形成于接触区中的导电阻挡层包括钛(ti)、镍(ni)、钨(w)、钴(co)及铂(pt)至少其中之一。
于一些实施例中，形成于接触区中以覆盖侧部及底部的介电阻障层包括氮化硅(sin)、碳氮化硅(sicn)、碳化硅(sic)、氮氧化硅(sion)以及氧化铝(alox)至少其中之一。
于一些实施例中，形成与导电阻障层接触的导电芯于接触区中。
根据本公开的其他方面，所述的半导体装置包含形成于基底上的介电堆叠。接触区延伸穿过介电堆叠至基底，接触区具有侧部及底部。此装置包含介电阻障层形成于接触区侧部。此装置亦可包含导电阻挡层沿接触区侧部形成于介电阻障层及介电堆叠上方，以及导电层于接触区中沿接触区的侧部及底部形成于导电阻挡层上方。此装置还包含在接触区中形成于导电层上的导电阻障层、于接触区中导电阻障层上方的导电芯，以及位于导电层下方的基底中的硅化区。
于一些实施例中，导电阻挡层具有低于10埃
于一些实施例中，导电阻挡层为钛(ti)、镍(ni)、钨(w)、钴(co)及铂(pt)至少其中之一。
于一些实施例中，导电层形成于导电阻挡层上方，以及导电阻障层配置于导电层上方，以及此三层沿接触区的侧部的总厚度低于20埃
于一些实施例中，形成于接触区的侧部上的介电阻障层为氮化硅(sin)、碳氮化硅(sicn)、碳化硅(sic)、氮氧化硅(sion)以及氧化铝(alox)至少其中之一。
于一些实施例中，在接触区中形成于导电阻挡层上方的导电层为钛(ti)、镍(ni)、钨(w)、钴(co)及铂(pt)至少其中之一。
于一些实施例中，介电阻障层的顶面低于介电堆叠的顶面。
于一些实施例中，介电阻障层的顶面与介电堆叠的顶面齐平。
如本公开的其他方面所描述，形成半导体接触插塞的方法可包含沉积介电堆叠于基底上方，以及形成接触区于介电堆叠中，接触区具有侧部及露出基底的底部。此方法可包含通过低温工艺沉积第一金属层于接触区中以覆盖接触区的侧部及底部，以及于接触区中沉积第二金属层于第一金属层上方。此方法还可包含沉积导电阻障层于第二金属层上方。
于一些实施例中，于第二金属层形成后通过进行第一退火工艺于基底中形成硅化区，以及于导电阻障层形成后随后进行第二退火工艺。
于一些实施例中，沉积第一金属层还包括在低于摄氏30度的温度下沉积厚度低于10埃
于一些实施例中，沿接触区的侧部形成介电阻障层，其中第一金属层形成于介电阻障层及介电堆叠上方。
于一些实施例中，沉积第二金属层于第一金属层上方，以及在接触区中沉积导电阻障层于第二金属层上方，此三层沿接触区的侧部的总厚度低于20埃
前文概述了数个实施例的特征以便本技术领域中技术人员可更加理解本公开的各方面。本技术领域中技术人员应理解，可容易地以本公开为基础，来设计或变化其他工艺与结构以完成与上述实施例相同的目的和/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本公开的构思与范围，并可在未脱离本公开的构思与范围的前提下进行改变、替换、或变动。
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