一种横向MOSFET器件及其制备方法与流程

本发明属于功率半导体技术领域，具体涉及一种横向金属氧化物半导体场效应管lateral-metaloxidesemiconductorfieldeffecttransistor,lateral-mosfet器件及其制备方法。

背景技术：

进入21世纪以来，世界能源生产和消费仍以化石能源为主。结合当下能源资源的开发及利用的情况来说，化石能源在较长时期内仍然是人类生存和发展的能源基础。而化石能源终将枯竭，且易引发环境污染问题，由此引发的环境与可持续发展问题是人类必须面对的难题。电能作为人类可利用能源的主要形式之一，对其使用效率提升是应对世界能源问题的重要解决途径。电力系统是人类利用电能和提高电能使用效率的必要途径，电力系统对电能输运、管理以及使用的效率的高低，体现着电力系统的现代化程度。具体来说，电力系统主要是对电能的产生过程进行调节、测量、控制、保护、调度和通信等，这个过程中，功率半导体器件作为电子电力技术的核心，其性能的优劣直接影响着电力系统得性能。从某种程度上来说，功率半导体器件性能的优劣，也关乎着节能减排效益高低。

在大量的应用场合，半导体功率器件需要和一个反并联的二极管一起作为续流使用。传统的做法是使用分立的功率开关器件和分立的续流二极管，在外电路上将其反并联起来。该方法增加了互联线，增加了系统寄生电感，不利于系统可靠性的提升；同时，由于器件数目的增加，导致系统体积增大，配套的散热需求也有所提升，封装成本也有所上升。自1996年s.coffa等人提出将作为主开关元件的半导体功率器件和续流二极管制作在同一块半导体芯片上，功率集成器件便成为功率器件研究的一个重要方向。功率集成器件可显著降低成本、大幅度缩小体积、并且提高可靠性，然而目前此类集成及其存在的最大问题是集成器件中续流二极管开关速度慢，不能满足其在高频领域中应用的要求，因此如何提高集成二极管的开关性能一直以来是国内外研究的前沿课题。

传统功率器件由硅基功率器件主导，主要以晶闸管、功率pin器件、功率双极结型器件、肖特基势垒二极管、功率mosfet以及绝缘栅场效应晶体管为主，在全功率范围内均得到了广泛的应用，以其悠久历史、十分成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，因研究人员对其机理研究较为透彻，性能均已接近硅材料的理论极限，已经很难通过对硅基功率器件的设计和优化达到性能上的大幅度提升。

以碳化硅(sic)和氮化镓(gan)等为代表的宽禁带半导体材料，亦称下一代半导体材料，以其优异的材料特性受到了功率器件设计人员的高度青睐。碳化硅材料是第三代半导体材料的典型代表，也是目前晶体生长技术和器件制造水平最成熟、应用最广泛的宽禁带半导体材料之一。其相比于硅材料具有较大的禁带宽度，较高的热导率，较高的电子饱和漂移速度以及10倍于硅材料的临界击穿电场，使其在高温、高频、大功率、抗辐射应用场合下成为十分理想的半导体材料。由于碳化硅功率器件可显著降低电子设备的能耗，故碳化硅功率器件也被誉为“新能源革命”的“绿色能源”器件。碳化硅功率器件是以宽禁带半导体材料碳化硅制造的下一代半导体器件。该器件因其绝佳的材料优势，在高温、高压、强辐射以及高速领域具有极佳的适用场合。传统横向碳化硅mosfet器件元胞结构示意图如图1所示。该器件存在靠近漏极一端的栅介质层电场过高的问题。栅介质层电场过高，将导致氧化层击穿，造成器件永久性损坏；而即便栅介质层电场还未达到8mv/cm的击穿电场水平，其较高的电场分布，也极易导致器件时变击穿，造成器件长久应用可靠性能低下的问题。同时，针对与mosfet反并联二极管的采用问题，业内具体是直接使用碳化硅mosfet器件的p-base区、n-漂移区和n+漏区形成的寄生二极管作为续流二极管，该寄生二极管导通压降大(碳化硅pn结导通压降约为3.1v)，且反向恢复特性差(正向导通时漂移区电导调制注入大量过剩载流子)致使高的功率损耗，另外该寄生二极管存在的双极退化，均使其不利于其在功率市场中的推广；同时因工作速度低而导致工作效率低下，对于碳化硅mosfet器件在实际应用中极为不利。上述种种问题不仅体现在碳化硅材料制成的功率器件，同时也体现在其余半导体材料制成的功率器件，这些问题阻碍了半导体功率器件在众多实际应用中的推广。

技术实现要素：

本发明针对现有功率半导体器件在实际电路应用存在栅介质层电场过高导致的长久应用可靠性差、反向恢复特性差致使功率损耗高、工作速度低等问题，提供了一种横向mosfet器件。通过挖槽填充将传统横向mosfet器件结构中接触区及其底部替换为多晶硅区或肖特基接触金属区，用以形成具有整流特性的异质结或者肖特基接触，由于异质结或者肖特基接触为多子器件且导通压降相较传统寄生二极管更低，故可以优化器件的反向恢复特性，且实现优异的第三象限通态性能；相对于体外反并联二极管方式，显著减小了电子电力系统体积，降低封装成本，减少互联线及互联线所带来的寄生效应，从而提高了系统的可靠性。同时，针对栅介质层电场过高的问题，本发明还于栅结构附近提出了优化方式，在对器件正向性能影响较小的同时，降低了器件阻态下栅介质层电场，从而在整体上优化了器件性能。

为了实现上述目的，本发明采用如下技术方案：

技术方案一：

一种横向mosfet器件，包括自下而上依次层叠设置的衬底电极12、第二导电类型半导体衬底11和第一导电类型半导体外延层9，第一导电类型半导体外延层9一侧的顶层设置有第一导电类型半导体漏区10，另一侧的顶层设置有第一导电类型半导体源区7；所述第一导电类型半导体漏区10的上表面设置有漏极金属5；其特征在于：第一导电类型半导体外延层9的顶层还设置有窄禁带半导体区13；所述窄禁带半导体区13紧挨第一导电类型半导体源区7且设置在远离漏极金属5的一侧；所述窄禁带半导体区13的上表面和部分第一导电类型半导体源区7的上表面设置有源极金属1；第一导电类型半导体源区7与第一导电类型半导体外延层9之间隔着第二导电类型半导体base区8；第一导电类型半导体外延层9的表面具有栅极结构，所述栅极结构由栅介质层4、栅电极3和栅极金属2构成；其中栅电极3与栅极金属2接触，且通过栅介质层4与第一导电类型半导体源区7、第二导电类型半导体base区8和第一导电类型半导体外延层9接触；所述栅极金属2、源极金属1和漏极金属5相互隔离；第一导电类型半导体源区7、第二导电类型半导体base区8和第一导电类型半导体外延层9与窄禁带半导体区13的侧面接触，第一导电类型半导体外延层9与窄禁带半导体区13的底面接触，所述半导体材料与窄禁带半导体材料在其接触界面形成具有整流特性的异质结。

根据本发明实施例，本发明窄禁带半导体区13所用窄禁带半导体材料为多晶硅，所用半导体为碳化硅。

进一步的，本发明第一导电类型半导体外延层9内部具有体内第二导电类型半导体区15，体内第二导电类型半导体区15设置在第二导电类型半导体base区8的下方，其一侧延伸到第一导电类型半导体源区7的下方且靠近窄禁带半导体区13设置，其另一侧延伸超过栅极结构，降低了多子器件附近的电场水平，使得窄禁带半导体区13和栅极结构底部的电场集中效应得到改善。对于所集成具有整流特性的异质结具有良好的屏蔽效果。

进一步的，本发明体内第二导电类型半导体区15在第二导电类型半导体base区8的下方即沿z方向可以呈长条型不连续分布，为了不影响所集成具有整流特性异质结器件的通态性能，进一步提出了将体内第二导电类型半导体区15设置为不连续分布，不连续分布的体内第二导电类型半导体区15之间通过第一导电类型半导体外延层9隔离，从而优化了具有整流特性的异质结的正向性能与反向阻断的折中特性。

进一步的，本发明第一导电类型半导体外延层9内部具有体内介质层16，体内介质层16的设计初衷和设置方式以及实现效果与体内第二导电类型半导体区15相同。

进一步的，本发明第一导电类型半导体外延层9底部设置有体内第一导电类型半导体区17，所述体内第一导电类型半导体区17的掺杂浓度大于第一导电类型半导体外延层9的掺杂浓度，并且体内第一导电类型半导体区17与窄禁带半导体区13的底面和侧面相接触，从而为器件第三象限工作提供一条低阻通道，从而优化器件第三象限性能。

进一步的，本发明窄禁带半导体区13的底层设置为相互独立的窄禁带半导体分区，若干个窄禁带半导体分区之间通过第一导电类型半导体外延层9隔离。这样能够在不影响二极管漏电的同时，提高二极管通态电流水平，从而优化了器件第三象限应用性能。

进一步的，本发明栅极结构为三维栅结构，其中与靠近第二导电类型半导体base区8的第一导电类型半导体源区7一侧、第二导电类型半导体base区8以及与靠近第二导电类型半导体base区8的第一导电类型半导体外延层9一侧接触部分的栅极结构设置成凹槽型平面栅结构以增大栅电极3与第二导电类型半导体base区8的接触面积，以此来增大了器件正向导通时的沟道面积，提升通态电流密度，从而优化mosfet正向性能。

进一步的，在形成上述凹槽型平面栅结构的基础上，所述三维栅极结构凹槽内靠近第一导电类型半导体漏区10一侧具有split-gate结构23,且实际应用中split-gate结构内部多晶硅通过连线与源极金属1相接。split-gate结构显著降低了器件米勒电容，提升了器件开关速度，有利于器件在高频领域下的应用。

进一步的，本发明栅极结构靠近漏端的一侧于表面设置有异质结，所述异质结包括位于第一导电类型半导体外延层9顶层且相互接触的表层窄禁带半导体区13a和表层第二导电类型半导体区24，表层第二导电类型半导体区24设置在表层窄禁带半导体区13a靠近漏端的一侧。该方式有助于增大异质结的结面积，对于器件第三象限的应用具有进一步的优化作用。

进一步的，所述栅介质层4的形状为自源端到漏端逐渐上升的台阶状，以此提高栅介质层可靠性，显著优化表面的电场。

进一步的，本发明可以直接采用第二导电类型半导体层作为衬底，也可以采用soi层作为衬底。

进一步的，本发明器件同样适用于横向绝缘栅双极型晶体管igbt，包括普通横向沟igbt，横向cs-igbt以及横向rc-igbt等众多igbt类型。

进一步的，本发明横向mosfet器件，其所用的宽、窄禁带材料可以是碳化硅和硅材料，也可以是其它任何合适的宽、窄禁带材料的组合。

技术方案二：

一种横向mosfet器件，包括纵向自下而上依次层叠设置的衬底电极12、第二导电类型半导体衬底11和第一导电类型半导体外延层9，第一导电类型半导体外延层9一侧的顶层设置有第一导电类型半导体漏区10，另一侧的顶层设置有第一导电类型半导体源区7；所述第一导电类型半导体漏区10的上表面设置有漏极金属5；其特征在于：第一导电类型半导体外延层9的顶层还设置有肖特基接触金属区14；所述肖特基接触金属区14紧挨第一导电类型半导体源区7且设置在远离漏极金属5的一侧；所述肖特基接触金属区14的上表面和部分第一导电类型半导体源区7的上表面设置有源极金属1；第一导电类型半导体源区7与第一导电类型半导体外延层9之间隔着第二导电类型半导体区8；第一导电类型半导体外延层9的表面具有栅极结构，所述栅极结构由栅介质层4、栅电极3和栅极金属2构成；其中栅电极3与栅极金属2接触，且通过栅介质层4与第一导电类型半导体源区7、第二导电类型半导体区8和第一导电类型半导体外延层9接触；所述栅极金属2、源极金属1和漏极金属5相互隔离；第一导电类型半导体源区7、第二导电类型半导体区8和第一导电类型半导体外延层9与肖特基接触金属区14的侧面接触，第一导电类型半导体外延层9与肖特基接触金属区14的底面接触。

当所淀积的材料为肖特基接触金属时，所形成整流接触的势垒高度可以通过调节金属种类、工艺条件以及外延层材料等方式，形成von约为0.6v～2v的肖特基接触。

进一步的，本发明第一导电类型半导体外延层9内部具有体内第二导电类型半导体区15，体内第二导电类型半导体区15设置在第二导电类型半导体base区8的下方，其一侧延伸到第一导电类型半导体源区7的下方且靠近肖特基接触金属区14设置，其另一侧延伸超过栅极结构，降低了多子整流器件附近的电场水平，使得肖特基接触金属区14和栅极结构底部的电场集中效应得到改善。对于所集成具有整流特性的sbd器件具有良好的屏蔽效果。

进一步的，本发明体内第二导电类型半导体区15在第二导电类型半导体base区8的下方即沿z方向可以呈长条型不连续分布，为了不影响所集成具有整流特性sbd器件的通态性能，进一步提出了将体内第二导电类型半导体区15设置为不连续分布，不连续分布的体内第二导电类型半导体区15之间通过第一导电类型半导体外延层9隔离，从而优化了具有整流特性的sbd的正向性能与反向阻断的折中特性。

进一步的，本发明第一导电类型半导体外延层9内部具有体内介质层16，体内介质层16的设计初衷和设置方式以及实现效果与体内第二导电类型半导体区15相同。

进一步的，本发明第一导电类型半导体外延层9底部设置有体内第一导电类型半导体区17，所述体内第一导电类型半导体区17的掺杂浓度大于第一导电类型半导体外延层9的掺杂浓度，并且体内第一导电类型半导体区17与肖特基接触金属区14的底面和侧面相接触，从而为器件第三象限工作提供一条低阻通道，从而优化器件第三象限性能。

进一步的，本发明肖特基接触金属区14的底层设置为相互独立的窄禁带半导体分区，若干个窄禁带半导体分区之间通过第一导电类型半导体外延层9隔离。这样能够在不影响二极管漏电的同时，提高二极管通态电流水平，从而优化了器件第三象限应用性能。

进一步的，本发明栅极结构为三维栅结构，其中与靠近第二导电类型半导体base区8的第一导电类型半导体源区7一侧、第二导电类型半导体base区8以及与靠近第二导电类型半导体base区8的第一导电类型半导体外延层9一侧接触部分的栅极结构设置成凹槽型平面栅结构以增大栅电极3与第二导电类型半导体base区8的接触面积，以此来增大了器件正向导通时的沟道面积，提升通态电流密度，从而优化mosfet正向性能。

进一步的，在形成上述凹槽型平面栅结构的基础上，所述三维栅极结构凹槽内靠近第一导电类型半导体漏区10一侧具有split-gate结构23,且实际应用中split-gate结构内部多晶硅通过连线与源极金属1相接。split-gate结构显著降低了器件米勒电容，提升了器件开关速度，有利于器件在高频领域下的应用。作为优选方式，split-gate结构的split-gate介质层厚度大于栅极结构中栅介质层厚度。

进一步的，本发明栅极结构靠近漏端的一侧于表面设置有肖特基二级管，所述肖特基接触包括位于第一导电类型半导体外延层9顶层且相互接触的表层窄禁带半导体区13a和表层第二导电类型半导体区24，表层第二导电类型半导体区24设置在表层窄禁带半导体区13a靠近漏端的一侧。该方式增大肖特基接触的结面积，对于器件第三象限的应用具有进一步的优化作用。

进一步的，所述栅介质层4的形状为自源端到漏端逐渐上升的台阶状，以此提高栅介质层可靠性，显著优化表面的电场。

进一步的，本发明可以直接采用第二导电类型半导体层作为衬底，也可以采用soi层作为衬底。

进一步的，本发明器件同样适用于横向绝缘栅双极型晶体管igbt，包括普通横向沟igbt，横向cs-igbt以及横向rc-igbt等众多igbt类型。

进一步的，本发明横向mosfet器件，其所用的宽、窄禁带材料可以是碳化硅和硅材料，也可以是其它任何合适的宽、窄禁带材料的组合。

一种横向mosfet器件的制备方法，其特征在于，包括以下步骤：

第1步：选取合适电阻率与厚度的半导体片作为第一导电类型半导体衬底11、第一导电类型半导体外延9；

第2步：通过光刻、离子注入等工序，进行第一导电类型杂质注入，形成第一导电类型半导体漏区10；

第3步：通过高能离子注入工艺，进行第二导电类型杂质注入，形成第二导电类型半导体base区8；该步骤也可以通过外延方式形成第二导电类型半导体base区8；形成第二导电类型半导体base区8后的器件；

第4步：通过光刻、离子注入等工序，进行第一导电类型杂质注入，形成第一导电类型半导体源区7；

第5步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，并通过淀积及刻蚀工艺，于沟槽内部淀积形成禁带宽度不同的窄禁带半导体区13或者肖特基接触金属14；

第6步：通过干氧氧化工艺以及刻蚀工艺形成栅介质层4；

第7步：通过淀积及刻蚀工艺，于器件表面淀积栅导电材料，经刻蚀形成栅电极3；

第8步：分别通过淀积、光刻以及刻蚀工艺形成源极金属1、漏极金属5、栅极金属2以及衬底电极12；至此，器件制作完成。

进一步地，在第5步沟槽刻蚀过程中，可以经两次沟槽刻蚀。第一次沟槽刻蚀可以降低刻蚀深度，第二次沟槽刻蚀则选择性地对沟槽底部进行二次刻蚀，最终于沟槽底部形成不连续的二次沟槽。并采用淀积多晶硅13或者肖特基接触金属区14的方式，最终所述多晶硅13或者肖特基接触金属区14的底层形成相互独立的分区，若干个分区之间通过第一导电类型半导体外延层9隔离，形成如图4所示器件结构。

进一步地，在第6步栅氧氧化前，可所述第一导电类型半导体源区7右侧上表面、第二导电类型半导体base区8上表面以及第一导电类型半导体外延9左侧上表面经刻蚀形成凹槽结构。并于后续的工艺中于所述凹槽结构上方形成栅极结构。其分布高度与第一导电类型半导体源区7表面以及第一导电类型半导体外延9的栅极结构相统一形成如图6所示器件结构。

进一步地，在第6步栅氧化工艺前，可于所述第一导电类型半导体源区7右侧上表面、半导体base区8上表面以及第一导电类型半导体外延9左侧上表面刻蚀出横向宽度更大的凹槽，并于凹槽右侧经淀积、刻蚀等工艺，形成split-gate结构。所述split-gate结构的氧化层厚度厚于后续工艺形成的栅介质层4，形成如图7所示器件结构。

进一步地，在第6步栅氧化工艺前，可于所述栅极结构右侧区域经刻蚀、多晶硅等工艺，形成表面多晶硅13a，形成如图8所示器件结构；

进一步地，也可以先做栅极结构，形成栅介质层4、多晶硅栅3和栅极2栅极金属2后，再做沟槽刻蚀，经淀积形成窄禁带半导体区13或肖特基接触金属区14。

进一步地，在第6步形成栅介质层4后，可以经多步淀积介质层、刻蚀介质层的工艺，形成栅介质层4自左向右呈台阶上升的分布，形成如图10所示器件结构。

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经外延、刻蚀以及外延的方式，于第一导电类型半导体外延9内部形成连续的体内第二导电类型半导体型区15，形成如图11所示器件结构。

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经外延、刻蚀以及外延的方式，于第一导电类型半导体外延9内部形成非连续的体内第二导电类型半导体型区15，形成如图13所示器件结构。

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经淀积介质层、刻蚀以及外延第一导电类型半导体外延9的方式，于第一导电类型半导体外延9内部形成体内介质层16，形成如图15所示器件结构。

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经两次外延，分别形成体内第一导电类型半导体型区17、第一导电类型半导体外延9，形成如图16所示器件结构。

进一步地，第一步选择衬底材料时，也可选择soi衬底，形成如图17所示器件结构。

以下阐述本发明原理：

横向mosfet器件在众多应用场合一般需要与一个二极管反并联使用。若不考虑体内单片集成，以n沟道器件为例，一般有两种方式可以达到这个目的。其一是直接使用横向mosfet器件p-base区与n-外延、n+漏区形成的寄生碳化硅pin二极管。该寄生碳化硅pin正向导通压降von较大，极大的正向导通压降对于实际应用场合极为不利，将显著地增大了器件通态损耗。同时，由于该器件属于双极器件，在通态因电导调制作用将产生少子的积累。尽管少子的积累在通态下能够降低通态压降，但对于开关瞬态、尤其是关断瞬态，由于少子存储导致的关断时间增长、关断损耗增加、反向峰值电流增加以及关断可靠性下降等问题，造成了该寄生二极管极差的反向恢复特性。因此对于反并联的二极管，应该具有低导通压降von、快恢复的基本要求；其二是通过将器件与器件外部的二极管反并联使用。尽管该方法达到了低导通压降von、快恢复的基本要求，但是该方法因器件个数增多、功率系统增大、散热要求提升等众多因素引起生产成本的上升以及金属连线增加后可靠性的降低，使得外部并联二极管的选择并非最佳。

本发明通过刻蚀原有碳化硅p+接触区及其底部区域，并于所刻蚀的沟槽内淀积多晶硅，使多晶硅底部与侧壁与碳化硅n-外延直接接触，形成具有整流特性的si/sic异质结，如图2所示。当所发明结构处于mosfet阻断工作时，由于器件耐压部分由碳化硅base区8与碳化硅n-外延层9提供，器件的改进对于耐压区域几乎没有影响，故所提出器件结构能够保持较高的耐压水平；所发明结构处于mosfet正向工作时，由于优化的结构并未对mos沟道产生影响，故所发明结构对于器件第一象限工作的正向性能而言亦没有显著的影响。本发明结构对于器件第三象限工作却具有极大的优化作用：当所述沟槽内填充的材料为禁带宽带不同的窄禁带半导体材料时，以多晶硅与碳化硅形成的具有整流特性的si/sic异质结为例，该异质结von约为1.1v，远低于横向碳化硅沟槽型mosfet器件寄生二极管导通电压约3.1v。大幅降低的正向开启压降von对于器件导通损耗具有明显的优化作用；当所述沟槽内填充的材料为肖特基接触金属时，形成的整流接触，其势垒高度可以通过调节金属种类、工艺条件以及n型掺杂区11掺杂浓度等方式，形成von约为0.6v～2v的肖特基接触。肖特基势垒二极管的嵌入，同样可以大幅降低器件第三象限工作下的通态损耗，以及更佳的反向恢复性能。同时，由于具有整流特性的异质结属于多子器件，正向导通时不存在大注入现象，故在反向过程中，由于不存在少子存储，故而具有更快的关断时间、更低的反向峰值电流、更低的存储电荷以及更佳优化的反向恢复特性。进一步地，本发明从器件三维结构设计考虑，进一步对器件第三象限通态性能进行了优化：相对于如图3所示的普通结构。如图4所示将窄禁带半导体区13的底部设计为相互独立的若干个分区，若干个分区之间通过n-外延层9相隔离，这样可以在不影响二极管漏电的同时提高了二极管通态电流水平，从而优化了器件第三象限应用性能；针对通态电流密度的提升，本发明还提出了三维栅结构，如图6所示。该改进增大了器件正向导通时的沟道面积，从而优化了mosfet正向性能；本发明针对mosfet动态性能的优化还提出了三维split-gate结构23，如图7所示，该结构显著降低了器件米勒电容，提升了器件开关速度，有利于所提出的一种横向mosfet在高频领域下的应用；为进一步提升器件第三象限通态性能，本发明结构还于器件表面集成了具有整流特性的异质结结构，如图8所示，该方式增大了异质结结面积，对于器件第三象限的应用具有很大的优化作用；为提高栅介质层可靠性，本发明提出了呈台阶上升的分布的栅介质层4，该设计对于器件n-外延层9表面的电场优化具有较大的效果；为降低所集成多子器件其接触附近的电场，本发明还提出了体内p型区15以及体内介质层16。该设计大幅降低了多子整流器件附近的电场水平，对于所集成的异质结、sbd具有良好的屏蔽效果，如图12所示；同时，为了不影响所集成异质结、sbd器件通态性能，本设计进一步提出了于z方向呈不连续分布的体内p型区15以及体内介质层16。该设计优化了所设计异质结、sbd器件正向性能与反向阻断的折中特性，如图14所示；为进一步优化二极管性能，本发明n+衬底11表面还具有体内n型区17，其掺杂浓度大于外延层。该区域在器件第三象限工作时，提供了一条低阻通道，从而优化了器件第三象限性能，如图16所示。

综上所述，本发明的有益效果归纳如下：

一，在对传统横向碳化硅mosfet基本特性，包括正向、反向性能无较大的影响的前提下，本发明结构实现了具有整流特性的异质结或肖特基势垒二极管sbd的集成，优化了器件第三象限的应用性能，使具有更佳的第三象限正向性能，包括更低的导通压降，更低的导通损耗，以及更佳的第三现象反向恢复性能，包括更短的反向恢复时间，更低的关断损耗、更低的反向恢复峰值电流、更佳的反向恢复过程中器件的可靠性；

二，相对于体外反并联二极管的方式，本发明结构降低了系统器件个数，减小了系统体积；降低了对散热系统体积的要求；同时降低了封装成本；降低了金属引线互连数量，减小了系统寄生电感。所发明结构提升器件可靠性的同时，降低了器件成本；

三，通过使得窄禁带半导体区或肖特基接触金属与外延层呈叉指状分布来增加整流接触面积以及在器件表面集成sbd或具有整流特性的异质结，本发明在几乎不影响传统横向碳化硅mosfet器件基本性能的同时，还针对器件第三象限工作性能，包括正向导通以及反向漏电等电学参数进行了进一步的优化，得到了更佳的mosfet第三象限应用性能。

四，本发明结构与传统横向碳化硅mosfet器件生产工艺兼容，具有易于生产的优势；

五，针对栅介质层电场过高问题，本发明还于栅结构附近设计了体内碳化硅p型区(15)、16为体内介质层(16)以及表面碳化硅p+区(24)。在对器件通态性能影响较小的同时，降低了栅介质层电场，从而提升了器件长久应用可靠性能，优化了器件鲁棒性；

六，为优化器件第一象限、第三象限通态性能，本发明结构还提出了三维栅结构以及于表面集成了具有整流特性的si/sic异质结接触结构。该改进显著增大了器件第一、第三象限通态电流密度，优化了器件应用性能；

七，本发明结构提出了split-gate结构，该结构显著降低了器件米勒电容，提升了器件开关速度，有利于该器件在高频领域中的应用。

附图说明

图1是传统横向碳化硅mosfet器件元胞结构示意图；

图2是本发明实施例1提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图3是针对本发明实施例1进行解释说明示意图；

图4是本发明实施例2提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图5是本发明实施例1结构“c区域”区域yz平面示意图；

图6是本发明实施例3提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图7是本发明实施例4提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图8是本发明实施例5提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图9是本发明实施例6提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图10是本发明实施例7提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图11是本发明实施例8提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图12是针对本发明实施例8进行解释说明示意图；

图13是本发明实施例1结构“a区域”区域yz平面示意图；

图14是本发明实施例9提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图15是本发明实施例9提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图16是本发明实施例10提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图17是本发明实施例11提供的一种横向碳化硅mosfet器件基本元胞结构示意图；

图18是本发明实施例12提供的碳化硅衬底示意图；

图19是本发明实施例12提供的通过光刻、离子注入等工序，进行磷离子注入，形成碳化硅n+漏区示意图；

图20是本发明实施例12提供的通过高能离子注入工艺，进行铝离子注入，形成碳化硅pbase区示意图。该步骤也可以通过外延方式形成碳化硅pbase区；

图21是本发明实施例12提供的通过光刻、离子注入等工序，进行磷离子注入，形成碳化硅n+源区示意图；

图22是本发明实施例12提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，并通过淀积及刻蚀工艺，于沟槽内部淀积形成多晶示意图；

图23是本发明实施例12提供的通过干氧氧化工艺以及刻蚀工艺形成栅介质层示意图；

图24是本发明实施例12提供的通过淀积及刻蚀工艺，于器件表面淀积一层多晶硅，经刻蚀形成多晶硅栅3)示意图；

图25是本发明实施例12提供的分别通过淀积、光刻以及刻蚀工艺形成源极金属、漏极金属、栅极金属以及衬底电极示意图；

附图中所使用的标号说明：

1为源极金属；2为栅极；3为多晶硅栅；4为栅介质层；5为漏极金属；6为碳化硅p+接触区；7为碳化硅n+源区；8为碳化硅pbase区；9为碳化硅n-外延；10为碳化硅n+漏区；11为碳化硅p+衬底；12为衬底电极；13为多晶硅；14为肖特基接触金属；15为体内碳化硅p型区；16为体内介质层；17为体内碳化硅n型区；18为碳化硅p+衬底；19为介质层；20为碳化硅深p区；21为碳化硅n型掺杂区；22为split-gate结构；23为split-gate多晶硅；24为表面碳化硅p+区。

具体实施方式

为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。

实施例1；

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图2所示，包括纵向自下而上依次层叠设置的衬底电极12、p型碳化硅衬底11和碳化硅n-外延层9，n型碳化硅外延层9一侧的顶层设置有碳化硅n型漏区10，另一侧的顶层设置有碳化硅n+源区7；所述碳化硅n型漏区10的上表面设置有漏极金属5；其特征在于：碳化硅n-外延层9的顶层还设置有多晶硅区13；所述多晶硅区13紧挨碳化硅n+源区7且设置在远离漏极金属5的一侧；所述多晶硅区13的上表面和部分碳化硅n+源区7的上表面设置有源极金属1；碳化硅n+源区7与n型碳化硅外延层9之间隔着p型碳化硅区8；碳化硅n-外延层9的表面具有栅极结构，所述栅极结构由栅介质层4、栅电极3和栅极金属2构成；其中栅电极3与栅极金属2接触，且通过栅介质层4与碳化硅n+源区7、碳化硅pbase区8和碳化硅n-外延层9接触；所述栅极金属2、源极金属1和漏极金属5相互隔离；碳化硅n+源区7、碳化硅pbase区8和碳化硅n-外延层9与多晶硅区13的侧面接触，碳化硅n-外延层9与多晶硅区13的底面接触，所述碳化硅材料与多晶硅在其接触界面形成具有整流特性的si/sic异质结。

其中，漏极金属5厚度为0.5μm～2μm，宽度为1～2μm，栅极金属2厚度为0.5μm～2μm，宽度为1～3μm，源极金属1厚度为0.5μm～2μm，宽度为2～4μm，衬底电极12厚度为0.5μm～2μm，宽度为4～8μm；碳化硅n+衬底11衬底厚度为300μm～500μm，宽度为4μm～8μm，浓度为1e18～1e19cm^-3；碳化硅n-外延9厚度为5～10μm，宽度为4μm～8μm，浓度为1e15～1e16cm^-3；碳化硅pbase区8厚度为0.5～2μm，宽度为0.4～1μm，浓度为1e17～1e18cm^-3；碳化硅n+源区7厚度为0.2～0.4μm，宽度为0.2～0.4μm，浓度为2e18～1e19cm^-3；碳化硅n+漏区10厚度为0.2～0.4μm，宽度为1.5～3μm，浓度为2e18～1e19cm^-3；栅介质层4厚度为20～100nm；多晶硅栅3厚度为0.4～1μm，宽度为1～3μm；多晶硅13或肖特基接触金属14厚度为4～8μm，宽度为1～3μm。

实施例2：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图4所示，其与实施例1不同之处在于：本发明多晶硅区13的底层设置为相互独立的多晶硅分区，若干个窄禁带半导体分区之间通过n-外延层9隔离。如图4“b区域”区域所示。实施例1相同区域的常规设计如图3所示。本实施例增大了所集成二极管器件与碳化硅n-外延9的接触面积，从而拥有更佳的二极管通态性能。

实施例3：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图6所示，其与实施例1不同之处在于，所述一种横向碳化硅mosfet器件还具有三维栅结构，如图6中c区域所示。所述三维栅结构增大了器件正向导通时的沟道面积，从而优化了mosfet正向性能；

实施例4：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图4所示，其与实施例3不同之处在于，所述一种横向碳化硅mosfet器件，其三维栅结构的左侧具有split-gate结构22。所述split-gate结构22于z方向呈不连续分布，间距同凹槽间距，且其设置在栅极结构的凹槽内，如图7中d区域所示。该结构显著降低了器件米勒电容，提升了器件开关速度，有利于所提出的一种横向碳化硅mosfet在高频领域下的应用。

实施例5：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图8所示，其与实施例1不同之处在于，所述栅极结构右侧具有表面多晶硅13a，所述表面多晶硅13a右侧具有表面碳化硅p+区24。该改进进一步提升器件第三象限通态性能，优化了集成二极管性能。

实施例6：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图9所示，其结构与实施例1大致相同，不同之处在于，所述多晶硅13区替换为肖特基接触金属14。多晶硅13或肖特基接触金属14均可与碳化硅n-外延9形成整流接触，肖特基整流接触的势垒高度可以通过调节金属种类、工艺条件以及碳化硅n-外延等方式调节，形成von约为0.6v～2v的肖特基接触。肖特基势垒二极管的引入，同样可以实现同异质结一般大幅降低器件第三象限工作下的通态损耗，以及更佳的反向恢复性能，并且肖特基接触对于器件第三象限的优化作用明显。

实施例7：

本实施例提供的一种横向碳化硅mosfet，其与实施例1的不同之处在于，所述栅极结构可以延伸至漏极附近，但与碳化硅n+漏区10不接触。栅极结构向右延伸，在阻断态下栅极结构相当于场板，对于器件碳化硅n-外延9表面的电场具有良好的优化作用；在通态下，有利于在碳化硅n-外延9表面形成积累层，从而优化器件正向性能。然而，由于栅极结构越往右，其栅介质层4电场将越高。故栅极结构往右延伸的距离应在器件性能的考虑上作出折中选择及优化。

实施例8：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图10所示，其与实施例1不同之处在于，所述栅介质层4自左向右呈台阶上升的分布。该分布对于器件阻断态下碳化硅n-外延9表面的电场降低具有极佳的优化作用，同时降低了栅介质层4最大电场，对于器件阻断态下的性能具有很大的优化作用；

实施例9：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图11所示，其与实施例1的不同之处在于，所述碳化硅n^-外延9内部具有体内碳化硅p型区15。该区域于z方向呈长条型连续分布，其左侧边界靠近多晶硅13距离约0.3um，右侧边界略超出栅极结构右侧约0.5um，如图11所示；该设计使得不仅碳化硅base区8对于二极管器件具有shielding作用，同时所提出体内碳化硅p型区15对于器件集成的二极管同样具有shielding作用，原理示意图如图12所示。较强的shielding作用显著降低了多子器件的反向漏电，对于器件可靠性能的提升具有很大的优势。然而，该设计对于所集成二极管器件通态具有一定的抑制作用。为了将此不利因素降到最低，本发明还提供了三维体内碳化硅p型区15设计，如图14中a区域所示。实施例1的体内碳化硅p型区15区其yz平面示意图如图13所示。该设计在达到了所集成二极管器件更低漏电的同时，也具有更佳的二极管通态性能。所述体内碳化硅p型区15还可以用体内介质层16取代，如图15所示。

实施例10：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图16所示，其与实施例9不同之处在于，所述碳化硅n+衬底11表面、碳化硅n^-外延9底部具有体内碳化硅n型区17。所述体内碳化硅n型区17与多晶硅13底部及侧壁相接触，如图16所示。所述体内碳化硅n型区17在横向mosfet第三象限工作下为二极管器件提供了一条低阻通道，从而降低了集成二极管通态损耗，优化了器件第三象限性能；阻断态下，由于体内碳化硅p型区15或体内介质层16的shielding作用的存在，该设计并不会导致所集成二极管产生大的漏电。从而所提体内碳化硅n型区17优化了所集成二极管器件通态性能以及阻断性能的折中关系。

实施例11：

本实施例提供的一种横向碳化硅mosfet，本实施例器件的元胞结构如图17所示，其与与实施例1不同之处在于，所述器件衬底不仅可以采用体硅，也可以采用soi衬底，如图17所示。采用soi衬底，有利于降低衬底带来的影响，隔绝来自衬底的漏电，提高器件使用过程中的可靠性。

实施例12：

本实施例同样以600v的碳化硅mosfet器件制作方法为例，对上述1～11实施例的具体实现方式进行说明，根据本领域常识，可根据实际需求制备不同性能参数的器件。

第1步：选取合适电阻率与厚度的碳化硅片，即作为后面的碳化硅n+衬底11、碳化硅n-外延9，如图18所示。其中，碳化硅n+衬底11衬底厚度为300μm～500μm，宽度为4μm～8μm，浓度为1e18～1e19cm^-3；碳化硅n-外延9厚度为5～10μm，宽度为4μm～8μm，浓度为1e15～1e16cm^-3。

第2步：通过光刻、离子注入等工序，进行磷离子注入，注入能量约为1300～1700kev，形成宽度为1.5μm～3μm的碳化硅n+漏区10，如图19所示；

第3步：通过高能离子注入工艺，注入能量约为1500～2000kev，进行铝离子注入，形成碳化硅pbase区8。该步骤也可以通过外延方式形成厚度为0.5～2μm，宽度为0.4～1μm，浓度为1e17～1e18cm^-3的碳化硅pbase区8，如图20所示；

第4步：通过光刻、离子注入等工序，，注入能量约为1300～1700kev，进行磷离子注入，形成厚度为0.2～0.4μm，宽度为0.2～0.4μm，浓度为2e18～1e19cm^-3的碳化硅n+源区7，如图21所示；

第5步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，并通过淀积及刻蚀工艺，于沟槽内部淀积形成厚度为0.4～1μm，宽度为1～3μm的多晶硅13，如图22所示；

第6步：在约1100℃～1200℃的温度下，通过干氧氧化工艺以及刻蚀工艺形成厚度为20～100nm的栅介质层4，如图23所示；

第7步：通过淀积及刻蚀工艺，于器件表面淀积一层多晶硅，经刻蚀形成厚度为0.4～1μm，宽度为1～3μm的多晶硅栅3，如图24所示；

第8步：分别通过淀积、光刻以及刻蚀工艺形成厚度为0.5μm～2μm，宽度为2～4μm的源极金属1、厚度为0.5μm～2μm，宽度为1～2μm的漏极金属5、厚度为0.5μm～2μm，宽度为1～3μm栅极金属2以及厚度为0.5μm～2μm，宽度为4～8μm衬底电极12。至此，器件制作完成，如图25所示。

进一步地，在第5步沟槽刻蚀过程中，可以经两次沟槽刻蚀。第一次沟槽刻蚀可以降低刻蚀深度，第二次沟槽刻蚀则选择性地对沟槽底部进行二次刻蚀，最终于沟槽底部形成不连续的二次沟槽。并采用淀积多晶硅13或者肖特基接触金属14的方式，最终所述多晶硅13或者肖特基接触金属14底部呈叉指状分布，如图4所示。

进一步地，在第6步栅氧氧化前，可所述碳化硅n+源区7右侧上表面、碳化硅base区8上表面以及碳化硅n^-外延9左侧上表面经刻蚀形成凹槽结构。并于后续的工艺中于所述凹槽结构上方形成栅极结构。其分布高度与碳化硅n+源区7表面以及碳化硅n^-外延9的栅极结构相统一，如图6所示；

进一步地，在形成沟槽栅结构前，还可以经选择性刻蚀、氧化以及淀积等工艺，于沟槽栅结构右侧形成split-gate结构。

进一步地，在第6步栅氧化工艺前，可于所述栅极结构右侧区域经刻蚀、多晶硅等工艺，形成表面多晶硅13a，如图8所示；

进一步地，也可以先做栅极结构，形成栅介质层4、多晶硅栅3和栅极金属2后，再做沟槽刻蚀，经淀积形成多晶硅13或肖特基接触金属14。

进一步地，在第5步淀积多晶硅13时，也可以用肖特基接触金属14替代，如图9所示。所述肖特基接触金属14与多晶硅13几何尺寸完全一致，即厚度为4～8μm，宽度为1～3μm；

进一步地，在第6步形成栅介质层4后，可以经多步淀积介质层、刻蚀介质层的工艺，形成栅介质层4自左向右呈台阶上升的分布，如图10所示；

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经外延、刻蚀以及外延的方式，于碳化硅n-外延9内部形成连续的体内碳化硅p型区15，如图11所示；

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经外延、刻蚀以及外延的方式，于碳化硅n-外延9内部形成非连续的体内碳化硅p型区15，如图14所示；

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经淀积介质层、刻蚀以及外延碳化硅n-外延9的方式，于碳化硅n-外延9内部形成体内介质层16，如图15所示；

进一步地，在第1步准备衬底完成后，可以对衬底进行刻蚀，并经两次外延，分别形成体内碳化硅n型区17、碳化硅n-外延9，如图16所示；

进一步地，第一步选择衬底材料时，也可选择soi衬底，如图17所示；

同时需要申明的是：本领域工程技术人员根据本领域基本知识可以知道，本发明所述的一种横向碳化硅功率mosfet器件结构中，所用的p型多晶硅亦可以采用n型多晶硅实现，也可通过p型单晶硅实现，当然还可通过n型单晶硅实现；所用的介质材料除了可以采用二氧化硅sio2实现，也可通过采用氮化硅si3n4、二氧化铪hfo2、三氧化二铝al2o3等高k介质材料实现；所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。