集成肖特基二极管的U型源槽VDMOSFET器件的制作方法

本发明涉及微电子技术领域，具体涉及一种集成肖特基二极管的u型源槽vdmosfet器件。

背景技术：

宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，以及高热导率、高电子饱和漂移速度等优良物理和化学特性，适合制作高温、高压、大功率、抗辐照的半导体器件。在功率电子领域中，功率mosfet已被广泛应用，它具有栅极驱动简单，开关时间短等特点。

现有的vdmosfet结构中，为避免寄生npn晶体管开启，通常会通过在p型基区表面引入p+欧姆接触区，使p型基区和n+源区短路。同时vdmosfet在变流器中作为功率开关，当其体二极管作为续流通路持续流过正向电流时，会发生“通电劣化”现象，使导通电阻和二极管的正向导通压降增大，并引起可靠性问题。因此在实际的应用中，通常采用在器件源漏极两端并联一个开启电压小于体二极管的肖特基二极管的方法来提供续流通路并保证体二极管不会导通，这种方法极大地增加了电路设计的复杂性和成本费用。

技术实现要素：

为了解决现有技术中存在的上述问题，本发明提供了一种集成肖特基二极管的u型源槽vdmosfet器件。本发明要解决的技术问题通过以下技术方案实现：

本申请提供了一种集成肖特基二极管的u型源槽vdmosfet器件，包括：衬底；以及

漏极，设置在衬底下方；

n-漂移区，设置在衬底上方；

源极，设置在n-漂移区上方；

n+源区，设置在源极两侧的n-漂移区中；

p型基区，设置在源极两侧的n-漂移区中；

栅源隔离层，设置在n+源区上方；

栅介质，设置在n-漂移区上方；

栅极，设置在栅介质上方；

源极与n-漂移区的界面为肖特基接触。

在一个优选例中，源极与n+源区的界面为欧姆接触。

在一个优选例中，源极与p型基区的界面为欧姆接触。

在一个优选例中，栅极是多晶硅。

在一个优选例中，还包括栅金属，设置在栅极上方。

在一个优选例中，p型基区靠近表面的掺杂浓度为1×10¹⁷cm^-3。

在一个优选例中，位于n+源区下方的p型基区的掺杂浓度为5×10¹⁸cm^-3。

在一个优选例中，源极所在的源槽的深度大于n+源区的结深，且小于p型基区的结深。

在一个优选例中，衬底为n型sic材料，厚度为200μm～500μm，掺杂浓度为5×10¹⁸cm^-3～1×10²⁰cm^-3，掺杂离子为氮离子。

在一个优选例中，n+源区为n型sic材料，厚度为0.3～0.5μm，掺杂浓度为5×10¹⁸cm^-3，掺杂离子为氮离子。

与现有技术相比，本发明的有益效果：

本发明提供了一种集成肖特基二极管的u型源槽vdmosfet器件，该器件在u型源槽位置(源极与n-漂移区接触的界面)通过肖特基接触形成肖特基二极管，替代外接的肖特基二极管作为续流通路，在不引起体二极管的“通电劣化”的同时，减少了额外的肖特基二极管，减小了器件的面积，提高了器件的可靠性并降低了器件设计的复杂性和成本。

进一步地，该器件通过在源极形成u型源槽，不需要引入表面p+欧姆接触区，在减小面积，降低成本的同时，通过多次离子注入在p型基区形成表面轻掺杂、底部重掺杂的浓度分布，从而实现源极与p型基区交界面的欧姆接触，抑制寄生npn晶体管开启。

进一步地，本发明通过较浅的刻蚀深度在源极刻蚀形成u型源槽，这一步工艺步骤可以在传统工艺中的刻蚀标记这一步完成，无需增加新的刻蚀工艺步骤。

可以理解，在本发明范围内中，本发明的上述各技术特征和在下文(如实施方式和例子)中具体描述的各技术特征之间都可以互相组合，从而构成新的或优选的技术方案。限于篇幅，在此不再一一累述。

附图说明

图1为本发明实施方式中一种集成肖特基二极管的u型源槽vdmosfet器件的示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

本申请涉及的术语解释：

vdmosfet，(verticaldouble-diffusedmosfet)：垂直双扩散金属氧化物半导体场效应管。

为使本发明的目的、技术方案和优点更加清楚，下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

本申请的第一实施方式涉及一种集成肖特基二极管的u型源槽vdmosfet器件。如图1所示，该器件包括：

衬底8；以及

漏极9，设置在衬底8下方；

n-漂移区7，设置在衬底8上方；

源极4，设置在n-漂移区7上方；

n+源区5，设置在源极4两侧的n-漂移区7中；

p型基区6，设置在源极4两侧的n-漂移区7中，且位于n+源区5下方；

栅源隔离层3，设置在n+源区5上方；

栅介质2，设置在n-漂移区7上方；

栅极10，设置在栅介质2上方；

源极4与n-漂移区7的界面为肖特基接触。

在一个实施例中，源极4与n+源区5的界面为欧姆接触。

在一个实施例中，源极4与p型基区6的界面为欧姆接触。

在一个实施例中，栅极10是多晶硅。

在一个实施例中，该器件还包括栅金属1，设置在栅极10上方，用于栅极与其他电路之间的金属互联。优选地，栅金属1为ti或ni或au材料。

在一个实施例中，p型基区6的表面(即p型基区6靠近栅介质2，与n+源区5厚度相同的区域)掺杂浓度较低，底部掺杂浓度较高；表面掺杂浓度为1×10¹⁷cm^-3，位于n+源区5下方的p型基区6的掺杂浓度为5×10¹⁸cm^-3。

在一个实施例中，u型源槽深度(即u型源槽的底面与n+源区5的上表面的距离)大于n+源区5的结深，小于p型基区6的结深。

在一个实施例中，源极4为ti或ni或au材料，漏极9为ti或ni或au材料。

在一个实施例中，衬底8为n型sic材料，厚度为200μm～500μm，掺杂浓度为5×10¹⁸cm^-3～1×10²⁰cm^-3，掺杂离子为氮离子。

在一个实施例中，n+源区5为n型sic材料，厚度为0.3～0.5μm，掺杂浓度为5×10¹⁸cm^-3，掺杂离子为氮离子。

在一个实施例中，n-漂移区7为n型sic材料，其厚度为10μm～20μm，掺杂浓度为1×10¹⁵cm^-3～8×10¹⁵cm^-3，掺杂离子为氮离子。

在该器件工作中，当器件的栅压为低电平时，mos开关处于关断状态，肖特基二极管的阳极为mos开关的源极，阴极为mos开关的漏极，此时源漏极之间通过肖特基二极管导通，负载电流从源极经肖特基二极管流向漏极；

当器件的栅压为高电平时，mos开关处于导通状态，肖特基二极管处于关断状态，源漏之间通过mos开关导通。

需要说明的是，在本申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。