闪存结构及其控制方法与流程

本发明涉及半导体领域，特别涉及一种闪存结构及其控制方法。

背景技术：

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路。其中，存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪存(flashmemory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

现有的闪存中，通常是采用1位存储方式(single-bit)或者双位存储方式(2-bit)的结构进行存储，但是两个存储位设计的存储容量比较小，不能满足当今市场对大容量存储器的需求。并且在摩尔定律的指导下，闪存器件的尺寸越来越小，但是不能无限缩小，因为在缩小到一定程度使之达到其物理极限时，严重的短沟道效应和栅极泄漏电流将会出现。因此，现有的闪存器件的结构仍需改进。

技术实现要素：

本发明提供了一种闪存结构，可以实现四位存储，对四个存储位中的任一个进行编程操作、擦除操作或读取操作。并抵御闪存结构尺寸缩小时遇到的短沟道效应及栅极泄漏的问题。

本发明提供了一种闪存结构，包括：

在衬底上形成的纳米线，沿所述纳米线的延伸方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接；以及

第一围栅结构和第二围栅结构，沿垂直于所述纳米线的延伸方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。

可选的，在所述闪存结构中，所述第一围栅结构包括沿所述纳米线的表面依次叠加的第一介质层、第一电荷存储层、第二介质层以及第一栅极层，所述第二围栅结构包括沿所述纳米线的表面依次叠加的第三介质层、第二电荷存储层、第四介质层以及第二栅极层，其中，所述第二电荷存储层的厚度大于所述第一电荷存储层的厚度，所述第一栅极层和所述第二栅极层中掺杂杂质的类型相反。

可选的，在所述闪存结构中，所述第一栅极层中包括p型掺杂杂质，所述第二栅极层中包括n型掺杂杂质。

可选的，在所述闪存结构中，所述第一电荷存储层的厚度范围为3nm～5nm，所述第二电荷存储层的厚度范围为48nm～52nm。

可选的，在所述闪存结构中，所述第一介质层和所述第三介质层的厚度范围为2nm～4nm，所述第二介质层和所述第四介质层的厚度范围为5nm～7nm，所述第一栅极层和所述第二栅极层的厚度范围为80nm～100nm。

可选的，在所述闪存结构中，所述纳米线的线径范围为4nm～6nm，长度范围为27nm～33nm。

可选的，在所述闪存结构中，所述纳米线的材质包括锗硅。

可选的，在所述闪存结构中，所述源极区和所述漏极区的材质包括锗硅或硅，并且，所述纳米线中锗的摩尔百分比浓度高于所述源极区和所述漏极区中锗的摩尔百分比浓度。

可选的，在所述闪存结构中，所述电荷存储层的材质包括氮化硅，所述源极区和所述漏极区包括n型掺杂杂质。

一种上述闪存结构的控制方法，对所述闪存结构的四个存储位中的任一个进行控制，其中，所述第一电荷存储层包括两个所述存储位，分别位于所述第一电荷存储层靠近所述源端的区域以及靠近所述漏端的区域，所述第二电荷存储层也包括两个存储位，分别位于所述第二电荷存储层靠近所述源端的区域以及所述漏端的区域；所述控制方法包括对指定的一个所述存储位进行编程操作、擦除操作或读取操作，所述指定的存储位与一个栅极层对应，所述栅极层为所述第一栅极层和所述第二栅极层中靠近所述指定的存储位的栅极层。

可选的，在所述控制方法中，所述编程操作包括：

在靠近所述指定的存储位的所述源端或所述漏端施加4.5v～5.5v的电压，远离所述指定的存储位的所述源端或所述漏端施加0v电压，并在对应的所述栅极层施加6.5v～7.5v的电压。

可选的，在所述控制方法中，所述擦除操作包括：

在靠近所述指定的存储位的所述源端或所述漏端施加4.5v～5.5v的电压，远离所述指定的存储位的所述源端或所述漏端施加0v电压，并在对应的所述栅极层施加-4.5v～-5.5v的电压。

可选的，在所述控制方法中，所述读取操作包括：

在远离所述指定的存储位的所述源端或所述漏端施加1v～1.5v的电压，靠近所述指定的存储位的所述源端或所述漏端施加0v电压，并扫描对应的所述栅极层的电压以获得一阈值电压数值，根据所述阈值电压数值判断所述指定的存储位的存储状态。

可选的，在所述控制方法中，设定所述阈值电压数值对应的电流为1*10^-6a，对所述对应的栅极层进行0v～3v电压扫描。

本发明提供的闪存结构包括在衬底上形成的纳米线以及第一围栅结构和第二围栅结构，沿所述纳米线的径向方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接，沿垂直于所述纳米线的径向方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。上述第一围栅结构和所述第二围栅结构以半包围的方式(即部分包围并且有部分露出的包围方式)在纳米线上形成，并相互隔离(即电性上是独立的)，在对所述闪存结构进行控制时，可以在第一电荷存储层和第二电荷存储层分别靠近所述源端的区域和靠近所述漏端的区域形成四个存储位，从而能够实现四位存储。四位存储的设计可以大大提高存储容量(例如从“0000”到“1111”共有16中状态组合)，因此利用本发明的闪存结构的闪存器件可以较双位和单位存储方式的闪存器件在存储容量方面得到提高。同时本发明的闪存结构中，沟道区设计在衬底上的纳米线上，从而第一围栅结构和/或第二围栅结构均对沟道区具有良好静电控制能力，有利于抵御在器件尺寸缩小时遇到的短沟道效应及栅极泄漏的问题。

本发明提供的上述闪存结构的控制方法，可以对上述闪存结构中任何一个指定的存储位进行编程操作、擦除操作或读取操作，有利于包括上述闪存结构的闪存器件的推广应用。

附图说明

图1为本发明实施例提供的闪存结构的示意图。

图2为本发明实施例提供的闪存结构的横向剖面示意图。

图3为本发明实施例提供的闪存结构的纵向剖面示意图。

其中，10-第一围栅结构；11-第一介质层；12-第一电荷存储层；13-第二介质层；14-第一栅极层；15-隔离层；20-第二围栅结构；21-第三介质层；22-第二电荷存储层；23-第四介质层；24-第二栅极层；30-沟道区；40-纳米线；41-源端；42-漏端；51-第一存储位；52-第二存储位；53-第三存储位；54-第四存储位。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

本发明提供了一种闪存结构，如图1至图3，图1为本发明实施例提供的闪存结构的示意图；图2为本发明实施例提供的闪存结构的横向剖面示意图。图3为本发明实施例提供的闪存结构的纵向剖面示意图。

具体的，参照图1至图3，所述闪存结构包括：在衬底上形成的纳米线40，沿所述纳米线40的延伸方向，所述纳米线40上设置有沟道区30以及位于所述沟道区30两侧的源端41和漏端42，所述源端41和所述漏端42分别与所述衬底中的源极区和漏极区(未示出)连接；以及第一围栅结构10和第二围栅结构20，沿垂直于所述纳米线40的延伸方向，所述第一围栅结构10和所述第二围栅结构20相互隔离并围合设置于所述沟道区30的两侧。

优选的，所述纳米线40的线径范围为4nm～6nm，长度范围为27nm～33nm。所述源端41和漏端42的长度范围约为8～12nm。所述源端41和漏端42例如可以为n型掺杂，掺杂浓度为10¹⁷～10¹⁸/cm³，掺杂的杂质包括砷或磷。第一围栅结构10和第二围栅结构20的横向剖面不限于如附图中所示的半圆弧形状，在其他实施例中，第一围栅结构10和所述第二围栅结构20的横向剖面也可以包括非闭合的波浪线、折线等形状。

进一步的，所述第一围栅结构10包括沿所述纳米线40的表面依次叠加的第一介质层11、第一电荷存储层12、第二介质层13以及第一栅极层14，所述第二围栅结构20包括沿所述纳米线40的表面依次叠加的第三介质层21、第二电荷存储层22、第四介质层23以及第二栅极层24，其中，所述第一介质层11、第二介质层13、第三介质层21和第四介质层23可以采用氧化物作为其制作材料，具体的，所述氧化物可以为氧化硅等；所述电荷存储层可以采用氮化硅作为其制作材料；第一栅极层14和第二栅极层24可以为多晶硅层。本实施例中，所述电荷存储层采用氮化硅作为材料，用于存储从沟道区30注入的电荷。因此，本申请中，在沟道区30设置的第一围栅结构10和第二围栅结构20的电学操作独立，可实现四位存储。四位存储的设计大大提高了闪存的存储容量，让本实施例的闪存结构拥有了远大于双位(2-bit)和单位(single-bit)的存储容量。同时利用闪存结构中第一栅极层14和第二栅极层24对沟道区30的强大静电控制能力，可以抵御闪存尺寸缩小时遇到的短沟道效应及栅极泄漏的问题。

较佳的，第一围栅结构10和第二围栅结构20厚度不同，具体的，可以使第三介质层21、第二电荷存储层22、第四介质层23所组成的叠加层的厚度大于第一介质层11、第一电荷存储层12、第二介质层13所组成的叠加层的厚度，以使得第一围栅结构10和第二围栅结构20对应的闪存器件的阈值电压不同，例如，使得第二围栅结构20对应的闪存器件的阈值电压比第一围栅结构10对应的闪存器件高3v到4v，从而避免闪存结构中与第一围栅结构10和第二围栅结构20对应的存储位互相影响。

一些实施例中，第二电荷存储层22的厚度远大于第一电荷存储层12的厚度，例如，所述第一电荷存储层12的厚度范围为3nm～5nm，所述第二电荷存储层22的厚度范围为48nm～52nm。此外，可以设置第一栅极层14和第二栅极层24具有不同的掺杂类型，例如，使第一栅极层14中掺杂n型掺杂杂质，第二栅极层24中掺杂p型掺杂杂质，或者所述第一栅极层14采用p型掺杂，所述第二栅极层24则采用n型掺杂。通常情况下，n型掺杂多晶硅和p型掺杂多晶硅对硅沟道的功函数差不同，以使两个栅极对沟道的阈值电压不同。故在本实施例中，第二围栅结构20中的第二电荷存储层22是否存储电子对第一围栅结构10对应的存储位的正向反向读取的id-vg曲线没有影响，反之亦然，即第一电荷存储层12是否存储电子对第二围栅结构20对应的存储位的正向反向读取的id-vg曲线没有影响。

进一步的，所述第一围栅结构10和所述第二围栅结构20中各沉积层的厚度示例如下：所述第一围栅结构10中：所述第一介质层11的厚度为2～4nm；所述第一电荷存储层12的厚度为3～5nm；所述第二介质层13的厚度为5～7nm；所述第一栅极层14的厚度为80～100nm。第二围栅结构20中：所述第三介质层21的厚度为2～4nm；所述第二电荷存储层22的厚度为48～52nm；所述第四介质层23的厚度为5～7nm；所述第二栅极层24的厚度为80～100nm。

本发明设计了半包围的第一围栅结构10和第二围栅结构20，采用所述隔离层15进行隔离，以使第一围栅结构10和第二围栅结构20的电学操作独立。隔离层15的材质例如是氧化硅、氮氧化硅或其他绝缘材料。

本发明实施例中，衬底中的源极区和漏极区的材质可以为锗硅或硅，所述纳米线40(包括沟道区30、源端41和漏端42)的材质可以为锗硅，在另一些实施例中，纳米线40上的沟道区30、源端41和漏端42也可以包括不同的材质，例如，使沟道区30的纳米线40为锗硅，而分别与衬底中的源极区和漏极区连接的源端41和漏端42的材质为锗硅或硅。优选的，所述纳米线40中锗的摩尔百分比浓度高于所述源极区和所述漏极区中锗的摩尔百分比浓度，从而可以使沟道区30的空穴迁移率提高，即可以提高闪存擦除中空穴注入的效率，提高擦除的速度。

本发明实施例还提供了上述的闪存结构的控制方法。所述控制方法可以对所述闪存结构的四个存储位中的任一个进行控制。其中，所述第一电荷存储层12包括两个所述存储位，分别位于所述第一电荷存储层12靠近所述源端41的区域(定义为第一存储位51)以及靠近所述漏端42的区域(定义为第二存储位52)，所述第二电荷存储层22也包括两个存储位，分别位于所述第二电荷存储层22靠近所述源端41的区域(定义为第三存储位53)以及所述漏端42的区域(定义为第四存储位54)；所述控制方法包括对指定的一个所述存储位进行编程操作、擦除操作或读取操作，所述指定的存储位与闪存结构中的一个栅极层对应，所述栅极层为所述第一栅极层14和所述第二栅极层24中靠近所述指定的存储位的一个。

进一步的，所述控制方法包括编程操作、擦除操作以及读取操作。

其中，所述编程操作包括：在靠近所述指定的存储位的所述源端41或所述漏端42施加4.5v～5.5v的电压，远离所述指定的存储位的所述源端41或所述漏端42施加0v电压，并在对应的所述栅极层施加6.5v～7.5v的电压。较佳的，本编程操作的物理机制可以为沟道热电子注入。

对上述四个存储位进行编程时施加电压的情况示例如下。对第一存储位51进行编程时，vg1(即在第一栅极层14上施加的电压)＝7v，vs(即源端41的电压)＝5v，vd(即漏端42的电压)＝0v。对第二存储位52进行编程时，vg1(即在第一栅极层14上施加的电压)＝7v，vd(即漏端42的电压)＝5v，vs(即源端41的电压)＝0v。对第三存储位53进行编程时，vg2(即在第二栅极层24上施加的电压)＝7v，vs(即源端41的电压)＝5v，vd(即漏端42的电压)＝0v。对第四存储位54进行编程时，vg2(即在第二栅极层24上施加的电压)＝7v，vd(即漏端42的电压)＝5v，vs(即源端41的电压)＝0v。

所述擦除操作包括：在靠近所述指定的存储位的所述源端41或所述漏端42施加4.5v～5.5v的电压，远离所述指定的存储位的所述源端41或所述漏端42施加0v电压，并在对应的所述栅极层施加-4.5v～-5.5v的电压。较佳的，本擦除操作的物理机制可以为带带隧穿热空穴注入。

对上述四个存储位进行擦除时施加电压的情况示例如下。当对第一存储位51进行擦除时，vg1(即在第一栅极层14上施加的电压)＝-5v，vs(即源端41的电压)＝5v，vd(即漏端42的电压)＝0v。当对第二存储位52进行擦除时，vg1(即在第一栅极层14上施加的电压)＝-5v，vd(即漏端42的电压)＝5v，vs(即源端41的电压)＝0v。当对第三存储位53进行擦除时，vg2(即在第二栅极层24上施加的电压)＝-5v，vs(即源端41的电压)＝5v，vd(即漏端42的电压)＝0v。当对第四存储位54进行擦除时，vg2(即在第二栅极层24上施加的电压)＝-5v，vd(即漏端42的电压)＝5v，vs(即源端41的电压)＝0v。

所述读取操作包括：在远离所述指定的存储位的所述源端41或所述漏端42施加1v～1.5v的电压，靠近所述指定的存储位的所述源端41或所述漏端42施加0v电压，并扫描对应的所述栅极层的电压以获得一阈值电压数值，根据所述阈值电压数值判断所述指定的存储位的存储状态。其中所用到的原理就是，比如要知道第一存储位51有没有存有电子，可以在漏端42(就是远离了第一存储位51的那一端)加vd正电压能导致其屏蔽第二存储位52中电子对阈值电压数值的影响。因为如果第二存储位52中存有电子，电子的存在会使沟道区30靠近漏端42的势垒升高，而漏端42加一个正电压之后，靠近漏端42的沟道区30势垒降低，这样就把第二存储位52中存有电子的对沟道势垒的影响去除。这样源漏电流大小以及由固定电流法获得的阈值电压只由第一存储位51中是否存有电子来决定，由此我们就能精确的读取第一存储位51的信息。

本实施例的闪存结构中，优选第一栅极层14和第二栅极层24的掺杂类型不同，并且第一围栅结构10和第二围栅结构20的厚度不同，故位于上部的存储位(即第一存储位51和第二存储位52)的读取操作的阈值电压数值与位于下部的存储位(即第三存储位53和第四存储位54)的读取操作的阈值电压数值不同，故能通过读取操作对位于第一电荷存储层的存储位与位于第二电荷存储层层的存储位进行区别。具体的，由于第一存储位51和第二存储位52属于位于上部的第一围栅结构10，则对它们的读取操作时选择对第一栅极层14加栅压；第三存储位53和第四存储位54属于位于下部的第二围栅结构20，则对它们的读取操作时选择对第二栅极层24加栅压。由于与第一围栅结构10和第二围栅结构20对应的存储位所读取的阈值电压数值具有差别，因此可以方便地区分出上下部的存储位置，也就是说，电子存储在第一存储位51或第二存储位52，还是存储在第三存储位53或第四存储位54，能依靠读取操作时由固定电流法确定的阈值电压数值区别出来。

在一个实施例中，在对上述四个存储位中的任一个进行读取操作时，可对所述围栅结构的栅极层进行0v～3v电压扫描，可以设定要读取的阈值电压数值对应的电流为1*10^-6a，当闪存器件漏端电流达到1*10^-6a时，则可获得一栅极电压数值，该栅极电压即阈值电压，这个取得阈值电压的方法即固定电流法。接着，将所述阈值电压数值与标准阈值电压进行比较，若所获得的阈值电压数值较小(小于标准阈值电压)，可判断对应的存储位中没有存储电子；若所获得的阈值电压数值较大(大于标准阈值电压)，则可判断对应的存储位中已经存储电子。

进一步的，所述第一围栅结构10的存储位设定的标准阈值电压与所述第二围栅结构20的存储位设定的标准阈值电压相差3v到4v。关于标准阈值电压数值的大小范围可以根据闪存结构的性能进行设定。具体的，所述第一围栅结构10的存储位设定的标准阈值电压是对第一存储位51或第二存储位52至少测试50次的阈值电压正态样本的均值。第二围栅结构20的存储位设定的标准阈值电压是对第三存储位53或第四存储位54至少测试50次的阈值电压正态样本的均值。

对上述四个存储位进行读取时施加电压的情况示例如下。当对第一存储位51读取时，使vd(即漏端42的电压)＝1.2v，vs(即源端41的电压)＝0，对vg1(即在第一栅极层14上施加的电压)进行0v到3v电压扫描，在指定电流(例如1*10^-6a)的情况下，若是所得到的阈值电压数值较小则没有存储电子，若是所得到的阈值电压数值较大则存储了电子。

当对第二存储位52读取时，使vs(即源端41的电压)＝1.2v，vd(即漏端42的电压)＝0，对vg1(即在第一栅极层14上施加的电压)进行0v到3v电压扫描，在指定电流的情况下，若是所得到的阈值电压数值较小则没有存储电子，若是所得到的阈值电压数值较大则存储了电子。

当对第三存储位53读取时，使vd(即漏端42的电压)＝1.2v，vs(即源端41的电压)＝0，对vg2(即在第二栅极层24上施加的电压)进行0v到3v电压扫描，在指定电流的情况下，若是所得到的阈值电压数值较小则没有存储电子，若是所得到的阈值电压数值较大则存储了电子。

当对第四存储位54读取时，使vs(即源端41的电压)＝1.2v，vd(即漏端42的电压)＝0，对vg2(即在第二栅极层24上施加的电压)进行0v到3v电压扫描，在指定电流的情况下，若是所得到的阈值电压数值较小则没有存储电子，若是所得到的阈值电压数值较大则存储了电子。

进一步的，由于所述第一栅极层14和所述第二栅极层24中掺杂杂质的类型相反，一个是n型掺杂多晶硅栅，一个是p型掺杂多晶硅栅。这两个栅极层的功函数差不一样，同时两个围栅结构中电荷存储层的厚度有着很大的差距，导致两个围栅结构的阈值电压不一样，第二围栅结构20的阈值电压会比第一围栅结构10高3v到4v，故我们可以令所述第一围栅结构10的存储位设定的标准阈值电压与所述第二围栅结构20的存储位设定的标准阈值电压相差3v到4v，以区分第一围栅结构10的存储位和第二围栅结构20的存储位读取的阈值电压数值。

可见，在对本发明实施例的闪存结构进行控制时，利用上述四个存储位能够实现四位存储。其中，这样每个存储位可以有两种状态，如“0”代表存储了电子的状态，“1”代表没有存储电子的状态，则共可以得到16种组合状态，分别是从“0000”到“1111”，即可以存储4bit的信息。

综上，在本发明所提供的闪存结构中，包括在衬底上形成的纳米线以及第一围栅结构和第二围栅结构，沿所述纳米线的径向方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接，沿垂直于所述纳米线的径向方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧。上述第一围栅结构和所述第二围栅结构以半包围的方式(即部分包围并且有部分露出的包围方式)在纳米线上形成，并相互隔离(即电性上是独立的)，在对所述闪存结构进行控制时，可以在第一电荷存储层和第二电荷存储层分别靠近所述源端的区域和靠近所述漏端的区域形成四个存储位，从而能够实现四位存储。四位存储的设计可以大大提高存储容量(例如从“0000”到“1111”共有16中状态组合)，因此利用本发明的闪存结构的闪存器件可以较双位和单位存储方式的闪存器件在存储容量方面得到提高。同时本发明的闪存结构中，沟道区设计在衬底上的纳米线上，从而第一围栅结构和/或第二围栅结构均对沟道区具有良好静电控制能力，有利于抵御在器件尺寸缩小时遇到的短沟道效应及栅极泄漏的问题。

本发明提供的上述闪存结构的控制方法，可以对上述闪存结构中任何一个指定的存储位进行编程操作、擦除操作或读取操作，有利于包括上述闪存结构的闪存器件的推广应用。

上述实施例仅用于示例性地说明发明的原理及其功效，而非用于限制本发明。任何所属技术领域的技术人员，在不违背本发明的精神及范畴下，均可对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，而仍属于本发明的保护范围之内。