本实用新型涉及一种碳化硅门极可关断晶闸管GTO的器件阵列，属于半导体电力电子器件技术领域。
背景技术：
碳化硅（SiC）材料作为一种新型的宽禁带半导体材料，具有一系列的优良材料特性。这些特性包括禁带宽度大、临界击穿场强高、电子饱和漂移速度高、抗辐照及可在较高温度条件下正常工作等；除此之外目前碳化硅材料的外延生长技术相较于其他常见宽禁带半导体也更为成熟。这些因素共同决定了SiC材料是制备各类型先进功率器件的优选材料。
由于SiC的临界击穿场强是Si的几乎十倍，当制备电压等级相同的功率器件时，采用SiC材料的器件其漂移层厚度将只需Si基器件的十分之一，这一方面可以降低器件的重量体积，另一方面也将显著改善器件的正向导通电阻特性，从而降低器件的开态功耗。另外采用SiC材料制备的器件可在更高的温度下正常工作并且由于其材料热导率相较于Si也更高，因而它对散热系统的要求要低得多，从而进一步有利于降低整机系统的体积与重量。基于SiC材料的功率器件相较于硅基器件的其他优势还包括更好的抗辐照能力及更优的严酷环境适应性。
正是由于SiC材料相对于Si材料的诸多优势，再加上近年来SiC材料外延技术的稳步发展进步（四英寸4H-SiC外延片已有稳定的商业供应，六英寸外延片也已出现），因而多种类型基于SiC材料的功率器件不断涌现。文献已有报道的SiC功率器件包括：整流器件的PIN、SBD以及JBS；开关器件的MOSFET、JFET、BJT、IGBT以及GTO等。目前基于SiC材料的功率器件研发无论是在学术还是产业领域都是关注的热点。其中碳化硅的晶闸管（Thyristor）器件在超大功率的开关应用场景中以其耐压高、正向导通压降小、通态功耗低而相较于其他类型功率开关器件具有较大优势，目前对碳化硅晶闸管的研究大多集中在门极可关断晶闸管GTO（Gate Turn-Off Thyristor）器件上。SiC GTO器件典型的一些应用领域包括高压直流输电（HVDC）、脉冲功率及超大电流电解等。
关于SiC GTO器件，目前已有的文献通常都是对单个GTO器件的性能及其应用进行报道。总体上，目前SiC GTO器件的发展思路是将单个GTO器件的芯片面积越做越大以满足对更大电流承载能力的需求，如图1所示。然而在当前的SiC材料外延条件下，制备大尺寸的SiC GTO器件存在着重大的挑战。由于SiC外延材料的位错密度大致在103~104cm-2这一水平，在大尺寸GTO器件（例如近年来报道的面积1cm2及以上的SiC GTO器件）上诸如基平面位错（BPD）、螺位错（TSD）及刃位错（TED）这些SiC材料中常见缺陷类型的一种或多种是必然存在的，甚至像微管这类严重影响器件性能的缺陷也是有可能存在的。这些材料缺陷对GTO器件的耐压能力有重大的负面影响。由于材料缺陷的客观存在，无论大尺寸器件的终端结构设计如何优化，其内部缺陷辅助隧穿漏电造成的器件过早击穿都是不可避免的，这将显著降低器件的阻断电压等级。但是为了满足实际应用上对GTO器件大电流承载能力的要求，SiC GTO器件又必须不断的尝试将器件面积做大。正是这样的矛盾的存在，导致GTO器件在设计过程中总是需要在器件性能与器件面积之间不断的进行折中，超大尺寸（1cm2及以上）器件的开发困难重重，这些都显著的影响了SiC GTO器件自身的进一步发展及未来潜在的可应用领域。
技术实现要素：
为了解决上述问题，与常规的将单个GTO器件的芯片面积越做越大不同，本实用新型提出了一种单个器件尺寸相对较小的碳化硅门极可关断晶闸管（SiC GTO）的器件阵列与其制备方法，该器件阵列相较于传统单个器件可进一步提升芯片的有效工作面积，可有效屏蔽局部材料缺陷对整个芯片性能的负面影响，而且制备过程中的工艺稳定性和均匀性要更好，工艺难度更低，最终加工出的器件良率更高，总体而言，本实用新型为SiC GTO器件未来的进一步发展提供了新的思路。
本实用新型的技术方案如下：
一种碳化硅门极可关断晶闸管的器件阵列，其特征在于：所述器件阵列是由至少两个碳化硅门极可关断晶闸管的器件单元形成的阵列结构；所述器件单元的GTO门极位于器件单元的台面中央，并与位于器件单元的台面两侧的GTO阳极构成叉指结构，阴极位于器件单元的衬底背面；当器件单元封装时，按照器件阵列的布局设计将所有器件单元的门极均向下引出到封装结构，而将所有器件单元的阳极向与门极相反方向引出，背面的阴极则与热沉底座直接相连。
制备SiC GTO器件单元的SiC材料的外延结构从上到下为P+/N/P-/P/N+结构，由上至下的P+/N/P-/P/N+外延结构，衬底为N+的4H-SiC本征衬底；P+接触层的厚度介于0.2-5μm之间、平均掺杂浓度介于2×1018-1×1020cm-3之间；N base层的厚度介于0.2-5μm之间、平均掺杂浓度介于2×1016-2×1018cm-3之间；P-漂移层的厚度介于5-200μm之间、平均掺杂浓度介于5×1013-5×1015cm-3之间；P缓冲层的厚度介于0.2-5μm之间、平均掺杂浓度介于2×1016-2×1018cm-3之间；N+场截止层的厚度介于0.2-5μm之间、平均掺杂浓度介于2×1018-1×1020cm-3之间；最下方为N+的4H-SiC本征衬底。
所述器件阵列的GTO器件单元的终端结构通过离子注入方式形成，或者通过台面刻蚀的方式形成，或者是采用二者的混合方案。
所述器件阵列中的单个器件单元的器件面积范围介于1~100mm2之间。
进一步的，所述器件阵列中所包含的器件单元的排布方式是线性阵列的形式，或者是二维平面阵列的形式。
SiC GTO器件工作时是需要承受数千伏高压的一种功率开关器件，因而对于GTO器件阵列来说，合理的器件布局及封装布线是实现GTO器件阵列制备的关键，本实用新型上述所提出的方案则顺利解决了这一问题，有效的将阵列中众多GTO器件单元的阳极与门极引出到了封装结构。
确定了器件阵列结构的布局布线方案之后，接下来就器件阵列的工艺版图进行设计。所设计的SiC GTO器件单元采用多级小角度倾斜台面的刻蚀终端结构。根据具体设计，SiC GTO器件阵列的制备过程所需要的光刻步骤包括：
01对准标记刻蚀；
02器件隔离台面刻蚀；
03第一级倾斜台面刻蚀；
04第二级倾斜台面刻蚀；
05第三级倾斜台面刻蚀；
06阳极Anode刻蚀；
07门极Gate离子注入；
08 淀积Anode及Gate欧姆接触电极；
09 开SiO2窗口；
10淀积金属覆盖层。
所述SiC GTO器件阵列按照上述光刻步骤成功流片之后，再对SiC GTO器件阵列整体进行划片以及后续的测试封装便完成了整个SiC GTO器件阵列的工艺制备流程。
与传统SiC GTO将单个器件的芯片面积越做越大的发展思路不同，本实用新型的实现采用制备单个器件尺寸相对较小但工艺相对更稳定的GTO器件阵列方案。虽然阵列中的每个器件单元面积不如传统的大尺寸GTO器件，但组合在一起其实际的有效芯片面积却可以比传统的大尺寸器件还要大。在阵列方案中单个器件单元具体的面积设计将主要取决于SiC材料外延质量以及实际器件制备过程中的工艺成熟度。在未来随着SiC材料外延质量的逐步提升以及器件实际加工工艺的逐渐成熟，器件单元的面积也将随之逐步提高，从而使器件阵列整体的有效芯片面积进一步提高。相较于传统的单个大尺寸器件，较小尺寸器件阵列方案的另一个优势是其可以有效避免因局部的材料缺陷而导致的器件整体阻断电压的大幅度恶化甚至器件的完全失效。对于GTO器件阵列来说，局部的材料缺陷对器件性能的负面影响将仅仅局限于某一些分离的器件单元而非整个阵列，这种影响完全可以通过后期在器件封装过程中跳过缺陷单元予以有效的屏蔽。而如果是采用传统的单个大尺寸器件方案则意味着整个器件性能的显著降低甚至是器件的完全失效。此外，阵列方案中的每个单独器件单元其器件尺寸要明显小于传统大尺寸器件，因而相较于传统大尺寸器件其器件制备过程中的工艺稳定性和均匀性要更好，相应的工艺难度也要更低，最终加工出的器件良率也会更高。小尺寸器件工艺难度更低的一个明显例证便是在刻蚀GTO器件台面终端结构时太大尺寸的器件其终端台面刻蚀深度及刻蚀形貌的均匀性很难得到保证，这些工艺方面的稳定性、均匀性问题最终将对制成GTO器件的性能产生重大影响。
综上，本实用新型与传统的将单个SiC GTO器件面积越做越大来满足大电流承载能力要求的方案相比，本实用新型的有益效果如下：
①通过组成器件阵列的方式突破单器件面积很难再进一步做大的瓶颈，显著提升整个封装芯片的有效工作面积；
②通过组成器件阵列可以将局部材料缺陷对器件性能的影响限制起来避免这些局部缺陷拉低整个芯片的性能；
③器件单元尺寸较小的GTO器件阵列其加工过程中的工艺难度更低、工艺稳定性及均匀性更好，器件的良率会更高。
附图说明
图1为传统的SiC GTO器件尺寸近年来发展趋势的示意图。
图2为本实用新型的器件单元结构示意图（左）及器件阵列的整体布局布线结构示意图（右）；
图3为本实用新型GTO器件阵列制备过程的光刻版图示意图；
图4为实施例1中碳化硅GTO器件阵列的材料外延结构（a）、终端刻蚀结构（b）及3×4阵列整体效果（c）的示意图。
图5为实施例2中碳化硅GTO器件阵列的材料外延结构（a）、终端刻蚀结构（b）及6×4阵列整体效果（c）的示意图。
具体实施方式
如图2所示，一种碳化硅门极可关断晶闸管的器件阵列，所述器件阵列是由至少两个碳化硅门极可关断晶闸管的器件单元形成的阵列结构；所述器件单元的GTO门极位于器件单元的台面中央，并与位于器件单元的台面两侧的GTO阳极构成叉指结构，阴极位于器件单元的衬底背面；当器件单元封装时，按照器件阵列的布局设计将所有器件单元的门极均向下引出到封装结构，而将所有器件单元的阳极向与门极相反方向引出。
为了更好地理解本实用新型，根据上述的布局布线方法，结合下列具体实施例的布局布线设计，进一步阐明本实用新型的内容，但本实用新型的内容不仅仅局限于下面的实施例。
实施例 1
一种碳化硅门极可关断晶闸管器件阵列（SiC GTO Array），其SiC材料的外延结构从上到下为SiC GTO器件中的P+/N/P-/P/N+结构，由上到下各外延层依次为P+接触层（掺杂浓度2×1019cm-3，厚度2μm）、N base层（掺杂浓度2.3×1017cm-3，厚度2μm）、P-漂移层（掺杂浓度2×1014cm-3，厚度60μm）、P缓冲层（掺杂浓度2×1017cm-3，厚度2μm）、N+场截止层（掺杂浓度2×1018cm-3，厚度1μm），最下方为N+的4H-SiC本征衬底。该SiC GTO器件阵列的器件单元台面尺寸为3.52mm*2.52mm；器件阵列为3列4行的面阵内部共包含12个GTO器件，阵列整体设计尺寸为11.46mm*11.28mm。
依照图3中的光刻版图设计，本实施例中SiC GTO器件阵列的工艺制备流程大致如下：
（01）对准标记刻蚀：对样品进行RCA标准清洗，PECVD沉积SiO2掩膜，光刻胶掩膜曝光，RIE干法刻蚀SiO2，去胶之后ICP刻蚀SiC，最后再BOE溶液去除残余SiO2掩膜及洗片便完成了对准标记刻蚀工序。
（02）器件隔离台面刻蚀：器件隔离台面的刻蚀工艺过程和对准标记刻蚀的工艺类似，在此不再赘述，隔离台面刻蚀深度大于2μm。
（03）第一、二、三级倾斜台面刻蚀：旋涂AZ4620光刻胶进行掩膜，之后使用设计好相应图案的光刻板进行光刻曝光及显影，接下来对样片进行后烘工艺从而使光刻胶进行回流，光刻胶回流工艺之后再将样片置于感应耦合等离子体（ICP）刻蚀系统腔体进行干法刻蚀，刻蚀使用的气体为CF4/O2。样片达到所需的刻蚀深度之后取出样品，再利用浓硫酸和30%双氧水的混合溶液（3：1）洗去剩余光刻胶便得到了SiC的倾斜台面刻蚀结构。使用相应的光刻板，类似刻蚀工艺重复数次便可得到相应的多级倾斜台面刻蚀终端结构。
（04）阳极Anode刻蚀：阳极Anode的刻蚀工艺流程仍然和对准标记刻蚀步骤的工艺流程相似，不再赘述，本实施例中阳极Anode的设计刻蚀深度为2.2μm。
（05）门极Gate离子注入：以SiO2为阻挡掩膜对器件台面的Gate区域在500℃下进行N元素离子注入。分5次注入，注入能量及剂量条件分别为：（1）Energy 200keV，dose: 3e14cm-2；（2）Energy 145keV，dose：2.5e14cm-2；（3）Energy 100keV，dose：2e14cm-2；（4）Energy 60keV，dose：1.5e14cm-2；（5）Energy 35keV，dose：1.0e14cm-2。
（06）器件表面钝化：热氧化+PECVD淀积SiO2的两步钝化法进行器件表面的钝化处理。
（07）淀积Anode、Gate及cathode欧姆接触电极：采用反转胶剥离金属（lift-off）的方法制备正面的Anode及Gate欧姆接触电极，之后将样片翻转于背面淀积cathode欧姆接触电极，Anode、Gate及cathode欧姆接触电极金属都是基于Ni/Ti/Al/Au的金属叠层。
（08）合金退火：在900℃条件下对淀积的欧姆接触金属进行3min的快速热退火（RTA）。
（09）开SiO2窗口：使用PECVD淀积2 um的SiO2，旋涂AZ4620正胶光刻及显影，采用BOE溶液湿法腐蚀的方法在Anode电极上及台面中心的Gate区域打开SiO2窗口，之后丙酮+乙醇洗去残余光刻胶。
（10）淀积金属覆盖层：采用反转胶剥离金属（lift-off）的方法生成金属图形，金属覆盖层淀积的金属为Al/Au金属叠层。
（11）芯片划片分离：激光划片，按照划片标线进行。
总体上SiC GTO器件阵列的工艺制备流程和单个GTO器件的制备流程是相似的，唯一显著的差异是最后激光划片工序时器件阵列是作为一个整体切割然后进行封装的，而普通单芯片GTO是每一个器件分别切割及封装的。器件阵列与传统单个器件二者的差异主要还是在器件设计环节，器件阵列需要在设计时对器件的布局布线结构进行有针对性的优化设计以便于最后的器件封装。
图4是本实施例中碳化硅GTO器件阵列的材料外延结构（a）、终端刻蚀结构（b）及器件阵列整体效果（c）的示意图。
实施例2
另一种碳化硅门极可关断晶闸管器件阵列（SiC GTO Array），其SiC材料的外延结构从上到下为SiC GTO器件中典型的P+/N/P-/P/N+结构，由上到下各外延层依次为P+接触层（掺杂浓度2×1019cm-3，厚度2μm）、N base层（掺杂浓度2.3×1017cm-3，厚度2μm）、P-漂移层（掺杂浓度2×1014cm-3，厚度90μm）、P缓冲层（掺杂浓度2×1017cm-3，厚度2μm）、N+场截止层（掺杂浓度2×1018cm-3，厚度1μm），最下方为N+的4H-SiC本征衬底。该SiC GTO器件阵列的器件单元台面尺寸为3.52mm*5.04mm；器件阵列为6列4行的面阵内部共包含24个GTO器件，阵列整体设计尺寸为22.92mm*21.36mm。
实施例2中的器件阵列工艺制备流程和实施例1中的工艺流程类似，也依照图3中的光刻版图设计，本实施例中SiC GTO器件阵列的工艺制备流程大致如下：
（01）对准标记刻蚀：对样品进行RCA标准清洗，PECVD沉积SiO2掩膜，光刻胶掩膜曝光，RIE干法刻蚀SiO2，去胶之后ICP刻蚀SiC，最后再BOE溶液去除残余SiO2掩膜及洗片便完成了对准标记刻蚀工序。
（02）器件隔离台面刻蚀：器件隔离台面的刻蚀工艺过程和对准标记刻蚀的工艺类似，在此不再赘述，隔离台面刻蚀深度大于2μm。
（03）第一、二、三级倾斜台面刻蚀：旋涂AZ4620光刻胶进行掩膜，之后使用设计好相应图案的光刻板进行光刻曝光及显影，接下来对样片进行后烘工艺从而使光刻胶进行回流，光刻胶回流工艺之后再将样片置于感应耦合等离子体（ICP）刻蚀系统腔体进行干法刻蚀，刻蚀使用的气体为CF4/O2。样片达到所需的刻蚀深度之后取出样品，再利用浓硫酸和30%双氧水的混合溶液（3：1）洗去剩余光刻胶便得到了SiC的倾斜台面刻蚀结构。使用相应的光刻板，类似刻蚀工艺重复数次便可得到相应的多级倾斜台面刻蚀终端结构。
（04）阳极Anode刻蚀：阳极Anode的刻蚀工艺流程仍然和对准标记刻蚀步骤的工艺流程相似，本实施例中阳极Anode的设计刻蚀深度为2.2μm。
（05）门极Gate离子注入：以SiO2为阻挡掩膜对器件台面的Gate区域在500℃下进行N元素离子注入。分5次注入，注入能量及剂量条件分别为：（1）Energy 200keV，dose: 3e14cm-2；（2）Energy 145keV，dose：2.5e14cm-2；（3）Energy 100keV，dose：2e14cm-2；（4）Energy 60keV，dose：1.5e14cm-2；（5）Energy 35keV，dose：1.0e14cm-2。
（06）器件表面钝化：热氧化+PECVD淀积SiO2的两步钝化法进行器件表面的钝化处理。
（07）淀积Anode、Gate及cathode欧姆接触电极：采用反转胶剥离金属（lift-off）的方法制备正面的Anode及Gate欧姆接触电极，之后将样片翻转于背面淀积cathode欧姆接触电极，Anode、Gate及cathode欧姆接触电极金属都是基于Ni/Ti/Al/Au的金属叠层。
（08）合金退火：在900℃条件下对淀积的欧姆接触金属进行3min的快速热退火（RTA）。
（09）开SiO2窗口：使用PECVD淀积2 um的SiO2，旋涂AZ4620正胶光刻及显影，采用BOE溶液湿法腐蚀的方法在Anode电极上及台面中心的Gate区域打开SiO2窗口，之后丙酮+乙醇洗去残余光刻胶。
（10）淀积金属覆盖层：采用反转胶剥离金属（lift-off）的方法生成金属图形，金属覆盖层淀积的金属为Al/Au金属叠层。
（11） 芯片划片分离：激光划片，按照划片标线进行。
实施例2中的器件终端刻蚀结构也与实施例1中完全相同。
图5是实施例2中的SiC GTO器件阵列的材料外延结构（a）、终端刻蚀结构（b）及器件阵列整体效果（c）的示意图。