一种极低残压的压敏电阻的制作方法

本实用新型涉及一种压敏电阻，特别涉及一种极低残压的压敏电阻。

背景技术：

压敏电阻是一种电压敏感器件，正常状态下相当于断路，当出现过电压时，压敏电阻导通，内阻下降，给过电流提供通路到大地，从而有效保护后级其他电子元器件。

一方面当前使用的压敏电阻残压偏高，仍然会使后级电子元器件因耐压不够损坏，这种情况下就需要做两级防护，第二级防护器件降低残压，这就增加了电路设计的难度和成本，同时对PCB布板及体积大小也是一种挑战；

另一方面当前使用的压敏电阻经受多次浪涌冲击容易劣化，这会导致压敏电阻的不动作电压低于电源输入电压，使压敏电阻燃烧，这是极其危险的情况，为避免这类情况的发生，一般会选用击穿电压较高的产品，而这种做法会导致残压进一步上升。

综上，降低压敏电阻残压、延长压敏电阻的使用寿命是当前压敏电阻亟待解决的问题。

技术实现要素：

本实用新型的目的在于提供一种极低残压的压敏电阻。

本实用新型采用的技术方案是：

一种极低残压的压敏电阻，包括压敏电阻本体，其特征在于：所述压敏电阻上连接有压敏电阻引出段，所述压敏电阻连接固体放电管或内部设置固体放电管芯片，所述压敏电阻与固体放电管通过焊锡可靠连接点串联，所述固体放电管芯片与压敏电阻内的压敏电阻芯片通过连接线连接。

所述固体放电管芯片与压敏电阻芯片水平连接或垂直叠置连接。

本实用新型的优点：压敏电阻在经受浪涌冲击时产生的残压和目前使用的压敏电阻相比明显降低；压敏电阻在经受浪涌冲击后的劣化速度和目前使用的压敏电阻相比显著减缓。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细叙述。

图1为本实用新型的固体放电管串联压敏电阻形式俯视图；

图2为本实用新型压敏电阻芯片与固体放电管芯片水平连接内部剖视图；

图3为本实用新型压敏电阻芯片与固体放电管芯片垂直叠置连接内部剖视图。

其中：1、焊锡可靠连接点；2、压敏电阻；3、固体放电管；4、压敏电阻引出段；5、压敏电阻芯片；6、固体放电管芯片；7、连接线；8、内部引出线。

具体实施方式

如图1-3所示，一种极低残压的压敏电阻，包括压敏电阻本体，压敏电阻2上连接有压敏电阻引出段4，压敏电阻2连接固体放电管3或内部设置固体放电管芯片6，压敏电阻2与固体放电管3通过焊锡可靠连接点1串联，固体放电管芯片6与压敏电阻2内的压敏电阻芯片5通过连接线7连接，固体放电管芯片6与压敏电阻芯片5水平连接或垂直叠置连接。

本实用新型压敏电阻（MOV）2与固体放电管（TSS）3通过焊锡可靠连接点1串联时，引脚直接通过焊锡可靠连接，TSS电压选型范围包含8V~880V，TSS选型包含贴片（包含但不限于SMA、SMB）和插件（包含但不限于CELL、DO系列）封装；MOV电压选型范围为18V~1800V，MOV选型包含贴片及插件封装，尺寸包含贴片0402-4032；插件05D-53D；

本实用新型压敏电阻（MOV）内部设置固体放电管芯片6与与压敏电阻芯片5通过连接线7连接时，一体封装成型，芯片连接形式有水平连接及垂直叠放，芯片间通过引线或焊片直接可靠连接，但不限于这两种连接方式，TSS选型电压范围为8V~880V，MOV选型电压范围为18V~1800V。

本实用新型压敏电阻在经受浪涌冲击时产生的残压和目前使用的压敏电阻相比明显降低；压敏电阻在经受浪涌冲击后的劣化速度和目前使用的压敏电阻相比显著减缓。