电子器件的制作方法

本公开涉及电子器件，并且更具体地涉及防止静电放电(ESD)的电子器件。

背景技术：

连接在施加有电压的两个端子之间的电子部件可能被两个端子之一上的静电放电损坏，这种放电由于两个端子之间的脉冲电压差而引起电流脉冲。

为了保护电子部件免受这种放电的影响，电子保护装置连接在两个端子之间，与待保护的部件并联。因此，在静电放电中，电流脉冲穿过电子保护装置，这使得能够保护电子部件。

期望具有一种能够防止静电放电的电子器件，其克服了现有器件的至少一些缺点。

技术实现要素：

本公开的目的是提供一种电子器件，以至少部分地解决现有技术中存在的上述问题。

根据本公开的一个方面，提供了一种电子器件，包括：第一MOS晶体管，具有通过沟道形成区彼此分离的源极区和漏极区；在所述沟道形成区之上的第一栅极；其中所述漏极区包括延伸区；以及在所述延伸区之上的第二栅极，其中所述第二栅极连接到所述第一栅极。

在一个实施例中，所述漏极区和所述源极区分别被耦合到施加有电压的第一端子和第二端子，并且所述电子器件还包括电阻元件，所述电阻元件具有被耦合到所述第二端子的第一端子并且具有被耦合到所述第一栅极的第二端子。

在一个实施例中，所述电阻元件的第二端子进一步被耦合到所述沟道形成区。

在一个实施例中，所述漏极区和所述延伸区在所述第二栅极下方通过分离区彼此分离。

在一个实施例中，所述分离区是以下之一：非掺杂的，或者掺杂有与所述漏极区的导电类型相反的导电类型。

在一个实施例中，所述漏极区和所述延伸区包括从所述分离区的相对侧延伸的两个部分。

在一个实施例中，所述漏极区和所述延伸区的所述两个部分被耦合在一起。

在一个实施例中，所述分离区和所述沟道形成区被耦合在一起。

在一个实施例中，所述第一MOS晶体管的所述漏极区、所述延伸区和所述源极区掺杂有第一导电类型，所述沟道形成区是以下之一：非掺杂的，或者掺杂有与所述第一导电类型相反的第二导电类型。

在一个实施例中，所述源极区、所述漏极区和所述沟道形成区均在位于绝缘层上的半导体层中延伸。

在一个实施例中，所述第二栅极位于所述延伸区的仅一部分之上。

在一个实施例中，所述电子器件还包括与所述第一MOS晶体管并联连接的第二MOS晶体管。

在一个实施例中，所述第二MOS晶体管的漏极区和源极区以及栅极分别被耦合到所述第一MOS晶体管的所述漏极区、所述源极区以及所述第一栅极和所述第二栅极。

在一个实施例中，所述第二MOS晶体管的本体区被耦合到所述第一MOS晶体管的本体区。

根据本公开的另一方面，提供了一种电子器件，包括：MOS晶体管，具有源极区、漏极区和位于所述源极区与所述漏极区之间的沟道形成区；其中所述漏极区包括第一漏极部分和第二漏极部分，所述第一漏极部分与所述沟道形成区相邻，并且所述第二漏极部分通过所述第一漏极部分与所述沟道形成区分离；在所述沟道形成区之上延伸的第一栅极；以及在所述第二漏极部分之上延伸的第二栅极；其中所述第二栅极电连接到所述第一栅极。

在一个实施例中，所述第一栅极和所述第二栅极电连接到由所述沟道形成区形成的本体区。

在一个实施例中，所述源极区电耦合到第一电源节点，并且所述第一漏极区和所述第二漏极区电耦合到第二电源节点。

在一个实施例中，所述电子器件还包括电阻器，所述电阻器具有电耦合到所述第一栅极和所述第二栅极的第一端子以及电耦合到所述第一电源节点的第二端子。

根据本公开的又一方面，提供了一种电子器件，包括：MOS晶体管，具有掺杂有第一导电类型的源极区、掺杂有所述第一导电类型的漏极区、位于所述源极区与所述漏极区之间的沟道形成区、掺杂有所述第一导电类型的延伸漏极区、以及位于所述延伸漏极区源极与所述漏极区之间的分离区；在所述沟道形成区之上延伸的第一栅极；以及在所述分离区之上延伸的第二栅极；其中所述第二栅极电连接到所述第一栅极。

在一个实施例中，所述沟道形成区和所述分离区掺杂有与所述第一导电类型相反的第二导电类型。

在一个实施例中，所述第一栅极和所述第二栅极电连接到由所述沟道形成区形成的第一本体区。

在一个实施例中，所述第一栅极和所述第二栅极电连接到由所述分离区形成的第二本体区。

在一个实施例中，所述源极区电耦合到第一电源节点，并且所述漏极区和所述延伸漏极区电耦合到第二电源节点。

在一个实施例中，所述电子器件还包括电阻器，所述电阻器具有电耦合到所述第一栅极和所述第二栅极的第一端子以及电耦合到所述第一电源节点的第二端子。

一个实施例提供了一种电子器件，包括MOS晶体管，该MOS晶体管具有通过顶部具有第一栅极的沟道形成区彼此分离的源极区和漏极区，漏极区包括顶部具有连接到第一栅极的第二栅极的延伸部。

根据一个实施例，漏极区和源极区分别耦合到施加有电压的第一端子和第二端子，该器件还包括电阻元件，该电阻元件具有耦合到施加有电压的第二端子的第一端子并且具有耦合到第一栅极的第二端子。

根据一个实施例，电阻元件的第二端子进一步被耦合到沟道形成区。

根据一个实施例，漏极区及其延伸部在第二栅极下方被分离区中断。

根据一个实施例，分离区是非掺杂的或者掺杂有与漏极区的导电类型相反的导电类型。

根据一个实施例，漏极区及其延伸部包括从分离区的相对侧延伸的两个部分。

根据一个实施例，漏极区及其延伸部的两个部分被耦合在一起。

根据一个实施例，分离区和沟道形成区被耦合在一起。

根据一个实施例，MOS晶体管的漏极区、漏极区的延伸部和源极区掺杂有第一导电类型，沟道形成区是非掺杂的或者掺杂有与第一导电类型相反的第二导电类型。

根据一个实施例，源极区、漏极区和沟道形成区在位于绝缘层上的半导体层中延伸。

根据一个实施例，延伸部的仅一部分顶部具有第二栅极。

根据一个实施例，该器件还包括与上述MOS晶体管并联连接的至少另一MOS晶体管。

根据一个实施例，每个其他MOS晶体管的漏极区和源极区以及栅极分别被耦合到包括第二栅极的MOS晶体管的漏极区和源极区以及栅极。

根据一个实施例，每个其他MOS晶体管的本体区被耦合到包括第二栅极的MOS晶体管的本体区。

根据本公开的实施例的电子器件能够保护电子部件免受静电放电的影响。

附图说明

将在下面结合附图对特定实施例的非限制性描述中详细讨论前述和其他特征和优点，在附图中：

图1A、1B和1C示意性地示出了防止静电放电的电子器件的实施例；

图2A、2B和2C示意性地示出了图1A至1C的器件的替代实施例；

图3A、3B和3C示意性地示出了图1A、1B和1C的器件的另一替代实施例；

图4A、4B和4C示意性地示出了防止静电放电的器件的另一实施例；

图5示出了电流相对于电压的曲线，其示出了图2A-2C和3A-3C的器件的操作；以及

图6示意性地示出了防止静电放电的器件的实施例。

具体实施方式

在各个附图中，相同的元件用相同的附图标记表示，并且各个附图未按比例绘制。为清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。虽然已经描述了待保护的部件和防止静电放电的器件并联连接在施加有电源电压的两个端子之间的情况，但是这两个端子也可以对应于旨在接收该部件的输入电压的该部件的两个输入端子，或者对应于旨在提供该部件的输出电压的该部件的两个输出端子。

在以下描述中，当提及限定绝对位置的术语(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或者限定相对位置的术语(诸如术语“上方”、“下方”、“上部”、“下部”等)或者限定方向的术语(诸如术语“水平”、“竖直”等)时，指的是附图的方向。除非另有说明，否则术语“大约”和表述“在……数量级”表示在10％以内，优选地在5％以内。

除非另有说明，否则当提及连接在一起的两个元件时，表示元件直接连接而没有除了导体之外的中间元件，并且当提及耦合在一起的两个元件时，表示这两个元件可以直接耦合(连接)或者经由一个或多个其他元件耦合。

图1A至1C示意性地示出了防止静电放电的器件1的实施例。图1A是器件1的电路的电气图。图1B是器件1的简化顶视图。图1C是沿着图1B的平面CC的截面图，并且图1C中未示出各种电连接。

器件1旨在保护连接在旨在接收电源电压的两个端子6和8之间的电子部件(未示出)，电源电压例如是以端子8(通常是接地)为基准的端子6处的正电压，该电压为例如DC电压。

器件1包括MOS晶体管7(这里是N沟道MOS晶体管)和电阻元件9(R)。晶体管7的漏极区D(图1B和1C中的71)(例如，N型掺杂的)被耦合(优选地连接到)端子6。晶体管7的源极区S(图1B和1C中的73)(例如，N型掺杂的)被耦合(优选地连接)到端子8。晶体管7的栅极G(图1B和1C中的75)位于沟道形成区77上，沟道形成区77在源极区73与漏极区71之间延伸并且将它们彼此分离，区域77例如是P型掺杂的或非掺杂的。栅极75被耦合(优选地连接)到晶体管7的本体B和电阻元件9的端子11，电阻元件的另一端子被耦合(优选地连接)到端子8。在所示的示例中，区域71、73和77对应于SOI型半导体层13的位于绝缘层15上的部分，绝缘层15本身布置在支撑件17(例如，半导体衬底)上。在该示例中，晶体管7的本体B对应于沟道形成区77，沟道形成区77因此可以包括布置在源极区73和漏极区71之外的部分79，以形成被耦合(优选地连接)到栅极75和端子11的接触区。

根据所示实施例，漏极71包括在与区域77相对的一侧上的横向延伸部710(在图1C中用虚线表示)。延伸部710掺杂有与漏极相同的导电类型，例如，具有相同的掺杂水平。被耦合(优选地连接)到栅极75的附加栅极extG(图1B和1C中的720)位于漏极71的延伸部710的一部分上。如本文中作为示例所示，附加栅极720与栅极75分离。在所示的示例中，漏极71经由布置在栅极75和720之间的漏极触点D以及在附加栅极720的与栅极75相对的一侧布置在漏极71的延伸部710上的漏极触点D耦合到端子6。作为变体，提供单个漏极触点D，并且其布置在栅极75和720之间，或者在栅极720的与栅极75相对的一侧。

器件1利用晶体管7的寄生双极晶体管，寄生双极晶体管由MOS晶体管的源极区、漏极区和本体区形成。当MOS晶体管7被配置为使得其栅极以小于其阈值电压的电压被偏置并且使得本体B与源极之间的电压差为正时，可以观察到寄生双极晶体管的影响。

静电放电引起短电流脉冲，该短电流脉冲通常为几微秒，具有例如大约2安培的电压峰值，并且静电放电通常在几纳秒之后发生，例如10纳秒。由人体生成的静电放电可以例如通过HBM(“人体模型”)电路来建模，并且然后对应于通过RLC电路的具有在几纳秒(例如，10纳秒)之后发生的电压峰值的脉冲放电，其中强度为1至4千伏HBM。可以通过使用本领域技术人员公知的ACS(“平均电流斜率”)方法和/或AVS(“平均电压斜率”)方法来模拟保护器件对静电放电的响应。

当在端子6上发生静电放电时，它经由晶体管7的漏极栅极电容器CDG和晶体管7的漏极本体电容器CDB传输到端子11。通过在功能上并联的电容器CDG和CDB的电流脉冲通过电阻元件9转换成端子11和8之间的电压。该电压代表MOS晶体管7的栅极电压，并且设置寄生双极晶体管中的电流。因此，电容CDB和CDG的值以及电阻元件9的电阻的值调节了器件1的导通阈值，即，寄生双极晶体管导通的静电放电的幅度，作为MOS晶体管的补充，以去除静电放电。更具体地，电容CDG和/或电容CDB的减小导致导通阈值的增加，这可能引起问题。

除了与晶体管7相同尺寸的单栅极晶体管(没有附加的栅极)的本征漏极栅极电容、与该本征漏极栅极电容器并联的附加漏极栅极电容器之外，在端子6和11之间引入附加栅极extG。与尺寸与晶体管7相同的单栅极晶体管相比，这增加了晶体管7的电容CDG。这导致器件1的导通阈值相对于其将被形成为具有与晶体管7相同的尺寸的单栅极晶体管的情况减小。

例如，这在晶体管7与单栅极MOS晶体管同时形成的情况下是有利的，其中电容CDG已经减小，并且晶体管7对应于具有减小的电容CDG的MOS晶体管，漏极71的延伸部710、附加栅极720以及其与栅极75的连接已经被添加到该MOS晶体管。实际上，在没有晶体管7的这种特定结构的情况下，器件1的导通阈值可能太高而不能保护电子部件免受静电放电的影响。

图2A至2C示意性地示出了图1A至1C的器件的替代实施例。图2A是防止静电放电的器件2的电路的电气图。图2B是器件2的简化顶视图。图2C是沿着图2B的平面CC的截面图，并且图2C中未示出各种电连接。

器件2与图1A至1C的器件1相同，不同之处在于，漏极区71及其延伸部710在附加栅极720下方被分离区730中断，区域730例如以与区域77相同的方式掺杂。在本文所示的实施例中，包括延伸部710的漏极区71因此包括通过区域730彼此电绝缘的两个分离区71A和71B。例如，区域71A在栅极75和720之间延伸，区域71B在栅极720的与栅极75相对的一侧延伸。漏极71的区域71A和71B被耦合(优选地连接)到彼此和端子6，漏极触点D布置在区域71A和71B中的每个上。

以与器件1相同的方式，提供附加栅极720使得能够相对于相同尺寸的单栅极MOS晶体管的电容增加晶体管7的电容CDG，并且从而相对于后者将用与晶体管7相同尺寸的单栅极晶体管形成的情况，降低器件2的导通阈值。

图3A至3C示意性地示出了图1A至1C的器件的另一替代实施例。图3A是防止静电放电的器件3的电路的电气图。图3B是器件3的简化顶视图。图3C是沿着图3B的平面CC的截面图，并且图3C中未示出各种电连接。

器件3与图2A至2C的器件2相同，不同之处在于，区域730被耦合(优选地连接)到晶体管7的本体B，这里是区域77。在该示例中，区域730包括布置在源极区73和漏极区71之外(这里特别地是在区域71A和71B之外)以形成接触区的部分750，接触区被耦合(优选地连接)到晶体管7的本体B。这个连接在图3A中通过线19来指示，线19从晶体管7的本体B开始并且一直行进到附加栅极extG的层级。

以与器件1或2相同的方式，提供附加栅极720使得能够相对于相同尺寸的单栅极MOS晶体管的电容增加晶体管7的电容CDG，并且从而相对于后者将用与晶体管7相同尺寸的单栅极晶体管形成的情况，降低器件3的导通阈值。

此外，除了与晶体管7相同尺寸的单栅极晶体管的本征漏极栅极电容之外，耦合到栅极75的附加栅极extG和耦合到区域77的区域730在端子6和11之间还引入与本征漏极栅极电容器并联的附加漏极栅极电容器。与相同尺寸的单栅极晶体管的电容相比，这增加了晶体管7的电容CDB，这有助于相对于其将用与晶体管7相同尺寸的单栅极MOS晶体管形成的情况降低器件3的导通阈值。

这例如在晶体管7形成在SOI型层的内部和顶上的情况下是有利的，SOI型层的厚度已经减小以减小例如在与晶体管7同时形成在SOI层的内部和顶上的单栅极MOS晶体管的电容CDB。在没有晶体管7的这种特定结构的情况下，器件3的导通阈值可能太高，而不能保护电子部件免受静电放电的影响。

在替代实施例中，仅区域71A被耦合(优选地连接)到端子6。

图4A、4B和4C示意性地示出了防止静电放电的器件10的另一实施例。图4A是器件10的电路的电气图。图4B是器件10的简化顶视图。图4C是沿着图4B的平面CC的截面图，并且图4C中未示出各种电连接。

与图1A至1C的实施例相比，器件10的晶体管7的本体区B没有被耦合到电阻元件9的端子11。在这种情况下，如图4B所示，可以省略区域79。器件10的其他元件类似于图1A至1C的器件1的对应元件，这些其他元件与已经针对器件1描述的元件类似地布置和耦合在一起。

以与器件1相同的方式，在器件10中提供附加栅极extG相对于相同尺寸的单栅极晶体管的电容增加了晶体管7的电容CDG。结果，器件10的导通阈值低于其中晶体管7将被替换为具有相同尺寸的单栅极MOS晶体管的器件10的导通阈值。

先前描述的器件1的替代实施例也适用于上文中关于图4A至4C描述的实施例，晶体管7的本体B既不耦合也不连接到电阻元件9的端子11。

图5示出了电流相对于电压的曲线41、43、45和46。曲线41是针对器件1、2或3而获得的，其中晶体管7将被替换为具有相同尺寸的单栅极晶体管(单栅极器件)。曲线43是针对器件2而获得的，器件2具有布置在附加栅极720的任一侧的两个漏极触点D，如图2B所示。曲线45是针对器件3而获得的，器件3具有在区域71A和71B中的每个上的漏极触点D，如图3B所示。曲线46是针对器件1、2或3而获得的，其中晶体管7将被替换为与晶体管7相同尺寸的彼此并联连接的两个单栅极晶体管(并联单栅极器件)。换言之，曲线46是针对器件3而获得的，其中区域71B将与端子8而不是端子6耦合。曲线41、43、45和46是根据ACS方法通过TCAD(“技术CAD”)类型的数字仿真而获得的，并且示出了在这些器件的端子6和8之间流动的电流I(以安培(A)为单位)根据端子6和8之间的电压V(以伏特为单位)的变化。

这些曲线表明，并联的单栅极器件和单栅极器件将分别具有导通阈值47和48(这里分别约为1.6伏和1.4伏)，其大于器件2和3的导通阈值49(这里约为1伏)。

此外，曲线41、43和45表明，对于相同的电流值I，器件2和3能够将端子6和8之间的电压V限制为小于单栅极器件的端子6和8之间的电压的值。

曲线45和46表明，对于相同的电流值I，至少高达2*10^-3A(实际上高达10^-2A，尽管图5中未示出)，器件3的端子6和8两端的电压V小于并联单栅极器件的电压。

此外，曲线43、45和46表明，器件2和3的导通电阻与并联单栅极器件的导通电阻具有相同的数量级。实际上，并联的单栅极器件的导通电阻小于器件2或3的导通电阻，这是因为并联的单栅极器件包括电流可以流动的两个沟道形成区，这与电流主要在单个沟道形成区77中流动的器件2和3相反。然而，器件2和3的导通阈值低于并联单栅极器件的导通阈值，这使得器件2或3的端子6和8之间的电压V小于并联单栅极器件的端子6和8之间的电压，对于器件2，电流I为1.5*10^-3A，而对于器件3，电流I为10^-2A。

因此，通过器件2或3比通过其中晶体管7将被替换为相同尺寸的单栅极MOS晶体管或彼此并联的相同尺寸的两个单栅极MOS的晶体管的器件1、2或3，更有效地保护电子部件免受静电放电的影响。

TCAD类型的数字仿真已经示出，器件1(其包括布置在栅极720的任一侧的两个漏极触点或布置栅极75和720之间的单个漏极触点)、器件2(包括在栅极75和720之间的单个漏极触点)以及器件3(其中仅区域71A被耦合(优选地连接)到端子6)的导通阈值保持小于器件1、2或3(其中晶体管7将被替换为相同尺寸的单栅极MOS晶体管或彼此并联的相同尺寸的两个单栅极MOS晶体管)的导通阈值。

图6示出了包括图1A、1B和1C的器件1的防止静电放电的器件5的实施例。器件5具有与器件1所包括的导通阈值相对应的导通阈值，并且与单独使用器件1的情况相比能够释放更大的电流。

更具体地，除了器件1之外，器件5还包括与器件1并联连接在端子6和8之间的至少一个附加MOS晶体管50(在该示例中为两个)。作为示例，与晶体管7一样，MOS晶体管50具有N沟道。

与晶体管7一样，每个晶体管50包括被耦合(优选地连接)到端子6的漏极D、被耦合(优选地连接)到端子8的源极S、以及被耦合(优选地连接)到电阻元件9的端子11的栅极G，每个晶体管50的例如对应于该晶体管的沟道形成区的本体B被耦合(优选地连接)到端子11。

在器件5中，在静电放电期间，晶体管7和50及其寄生双极晶体管的导通由电阻元件9两端的电压并且因此由器件1控制。与器件1并联的至少一个晶体管50的存在因此使得能够吸收比单独使用器件1的情况下更大的电流。器件5例如特别适合于保护部件免受由人体产生的静电放电。

已经描述了特定实施例。本领域技术人员将会想到各种改变、修改和改进。特别地，在图6中的类型的器件中，器件1可以替换为图2A至2C、图3A至3C或图4A至4C中的类型的器件。在晶体管7的本体区B连接或耦合到端子11的情况下，每个晶体管50的本体区B可以不耦合或连接到端子11。

可以提供的是，类似于漏极71，器件1、2、3和10的源极73包括延伸部，该延伸部具有覆盖有另一附加栅极的部分。源极73及其延伸部可以被例如以与区域77相同的方式进行掺杂的、布置在该另一附加栅极下方的分离区中断，使得源极包括通过该分离区彼此绝缘的两个分离部分。然后，中断源极73的分离区可以被耦合(优选地连接)到晶体管7的本体B，和/或源极73的两个部分可以连接在一起。

先前描述的实施例和替代实施例适合于在端子6和8之间施加有负电压的情况。此外，尽管已经描述了MOS晶体管具有N沟道的实施例和替代实施例，但是例如通过反转上文中作为示例示出的所有导电类型，这些实施例和变体被还应用于MOS晶体管具有P沟道的情况。

器件1、2、3、10及其替代实施例可以用于PCT专利申请公开No.WO2011/089179(通过引用并入)的图5、图12、图14、图17、图19、图20、图22、图23、图27和图28的类型的器件中。

此外，尽管已经描述了形成在SOI型层的内部和顶上的器件1、2、3和10，但是器件及其替代实施例可以形成在固体半导体衬底(例如，硅衬底)的内部和之上。在这种情况下，晶体管7的沟道形成区77例如对应于形成在该衬底中的掺杂阱的一部分，该阱因此对应于晶体管7的本体B并且如果存在则包括区域730。器件1、2、3、10及其替代实施例也可以形成在混合结构的内部和顶上，其中覆盖有SOI型半导体层的绝缘层的一个或多个部分已经被向下蚀刻到半导体支撑衬底。此外，虽然未对此进行描述，但晶体管7的漏极和源极可以包括外延区域，和/或栅极75和/或栅极720的侧面可以设置有一个或多个间隔物。

尽管已经针对栅极75和栅极720彼此分离的情况描述了上述模式和替代实施例，但是这些栅极可以是不分离的。

上文中已经描述了具有各种变体的各种实施例。应当注意，本领域技术人员可以在不示出任何创造性步骤的情况下组合这些各种实施例和变体的各种要素。

这些改变、修改和改进旨在成为本公开的一部分，并且旨在落入本实用新型的精神和范围内。因此，前面的描述仅是示例性的，而不是限制性的。本实用新型仅受以下权利要求及其等同物限定。