半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(fintet)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulksilicon)或者soiwafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用hkmg(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。

技术实现要素：

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层；形成横跨所述沟道叠层的伪栅结构，且所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，所述第一源漏掺杂层与所述第一沟道层接触；在所述第二沟道层侧壁上形成第二源漏掺杂层；在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层覆盖所述第一源漏掺杂层和第二源漏掺杂层并露出所述伪栅结构顶部；去除所述伪栅结构，在所述伪栅结构的位置处形成栅极开口；去除所述牺牲层，在所述牺牲层的位置处形成与所述栅极开口连通的通道；在所述栅极开口和通道中形成栅极结构。

相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；第一源漏掺杂层，分立于所述鳍部上；一个或多个相间隔的第一沟道层，位于所述第一源漏掺杂层之间，且与所述第一源漏掺杂层接触，所述第一沟道层悬置于所述鳍部上方；第二源漏掺杂层，分立悬空于所述第一源漏掺杂层上；一个或多个相间隔的第二沟道层，位于所述第二源漏掺杂层之间，且与所述第一源漏掺杂层接触，所述第二沟道层悬置于所述第一沟道层上方；栅极结构，横跨所述鳍部上的所述第一沟道层和第二沟道层，且包围所述第一沟道层和第二沟道层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例在鳍部上形成多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层，随后形成横跨所述沟道叠层且覆盖所述沟道叠层的部分顶壁和部分侧壁的伪栅结构，在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，在所述第二沟道层侧壁上形成第二源漏掺杂层，且在去除所述伪栅结构和牺牲层后，在所述伪栅结构和牺牲层的位置处形成栅极结构。本发明实施例中，第一源漏掺杂层、第一沟道层以及栅极结构中包围所述第一沟道层的部分栅极结构用于构成第一晶体管，第二源漏掺杂层、第二沟道层以及栅极结构中包围第二沟道层的部分栅极结构用于构成第二晶体管，从而通过上下堆叠的方式在所述栅极结构上形成不同晶体管，增加了半导体结构的集成度，优化了半导体结构的电学性能。

附图说明

图1是一种半导体结构的结构示意图；

图2至图18是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1，示出了一种半导体结构的对应的结构示意图。

如图1所示，基底，包括衬底1以及凸出于衬底1的鳍部2；源漏掺杂层3，分立于鳍部2上；一个或多个沟道层4，悬置于源漏掺杂层3之间且与源漏掺杂层3接触，所述沟道层4悬置于所述鳍部2上；金属栅极结构5，横跨所述鳍部2上的所述沟道层4且包围所述沟道层4；介质层6，覆盖源漏掺杂层3以及所述金属栅极结构5的侧壁。

半导体器件朝着集成度更高，器件能更小的方向发展，半导体结构从原先平面mosfet向具有更高功效的gaa晶体管发展，但一般的半导体结构中pmos晶体管或者nmos晶体管都是分开形成的，一个gaa结构仅对应一种晶体管，这导致半导体结构的尺寸不易进一步的降低，从而导致半导体结构的性能难以进一步得到优化。

为了解决技术问题，本发明实施例在鳍部上形成多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层，随后形成横跨所述沟道叠层且覆盖所述沟道叠层的部分顶壁和部分侧壁的伪栅结构，在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，在所述第二沟道层侧壁上形成第二源漏掺杂层，且在去除所述伪栅结构和牺牲层后，在所述伪栅结构和牺牲层的位置处形成栅极结构。本发明实施例中，第一源漏掺杂层、第一沟道层以及栅极结构中包围所述第一沟道层的部分栅极结构用于构成第一晶体管，第二源漏掺杂层、第二沟道层以及栅极结构中包围第二沟道层的部分栅极结构用于构成第二晶体管，从而通过上下堆叠的方式在所述栅极结构上形成不同晶体管，增加了半导体结构的集成度，优化了半导体结构的电学性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。

图2至图18是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图2，提供基底，基底包括衬底100(如图2所示)、凸出于衬底100上分立的鳍部101(如图2所示)以及位于鳍部101上的多个沟道叠层102(如图2所示)，沟道叠层102包括牺牲层1021和位于牺牲层1021上的沟道层1022。

衬底100用于为后续形成栅极结构提供工艺平台。

本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，鳍部101的材料与衬底100的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。

沟道叠层102用于为后续形成悬空设置的沟道层1022提供工艺基础。牺牲层1021用于支撑沟道层1022，为后续沟道层1022的间隔悬空设置提供工艺条件，也用于为后续形成的栅极结构占据空间位置。

本实施例中，沟道层1022的被刻蚀难度大于牺牲层1021的被刻蚀难度，后续在去除牺牲层1021时，沟道层1022不易受损伤。本实施例中，沟道层1022的材料为硅；牺牲层1021的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。

继续参考图2，本实施例中，靠近鳍部101一侧的部分沟道层1022作为第一沟道层1022a，位于第一沟道层1022a上的剩余沟道层1022作为第二沟道层1022b。

本实施例中，沟道层1022的数量为两个，一个为第一沟道层1022a，另一个为第二沟道层1022b。其他实施例中，第一沟道层的数量还可以多于一个，第二沟道层的数量也可以多于一个。

需要说明的是，相邻第一沟道层1022a和第二沟道层1022b之间的牺牲层1021的不宜过厚大也不宜过薄小。若相邻第一沟道层1022a和第二沟道层1022b之间的牺牲层1021的厚度过厚，导致沟道叠层102总高度与宽度的比值过大，使得形成的沟道叠层102易倾斜，导致形成沟道叠层102的工艺难度过大。后续制程包括在第一沟道层1022a侧壁上形成第一源漏掺杂层，在第二沟道层1022b侧壁上形成第二源漏掺杂层，所述第一源漏掺杂层和第二源漏掺杂层对应于不同的晶体管，若所述相邻第一沟道层1022a和第二沟道层1022b之间的牺牲层1021过薄，易导致后续形成的第一源漏掺杂层和第二源漏掺杂层接触，导致半导体结构的性能不佳。本实施例中，相邻第一沟道层1022a和第二沟道层1022b之间的牺牲层1021的厚度为8纳米至20纳米。

其他实施例中，根据器件特征尺寸的缩放情况，相邻第一沟道层1022a和第二沟道层1022b之间的牺牲层的厚度与沟道层的厚度也可遵循比例关系，具体的，相邻第一沟道层1022a和第二沟道层1022b之间的牺牲层厚度为所述沟道层厚度的3倍至5倍。

需要说明的是，在形成沟道叠层102后，还包括：在鳍部101露出的衬底100上形成隔离结构113。隔离结构113用于使得各个鳍部101之间实现电隔离。

本实施例中，隔离结构113的材料包括氧化硅。其他实施例中，隔离结构的材料还可以包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

需要说明的是，隔离结构113的顶面不高于鳍部101的顶壁，利于后续去除牺牲层1021。

参考图3，形成横跨沟道叠层102的伪栅结构106，且伪栅结构106覆盖沟道叠层102的部分顶壁和部分侧壁。

伪栅结构106为后续制程中形成栅极结构占据空间位置。伪栅结构106包括保形覆盖沟道叠层102的部分顶面和部分侧壁的伪栅氧化层1061和位于伪栅氧化层1061上的伪栅层1062。

本实施例中，伪栅氧化层1061的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。本实施例中，伪栅层1062的材料为多晶硅。其他实施例中，伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。

形成伪栅结构106的步骤包括：形成横跨所述沟道叠层102的伪栅氧化层1061和位于所述伪栅氧化层1061上的伪栅材料层(图未示)；在伪栅材料层上形成栅极掩膜层107；以栅极掩膜层107为掩膜刻蚀伪栅材料层，形成位于伪栅氧化层1061上的伪栅层1062。

参考图4至图7，在伪栅结构106两侧的沟道叠层102中形成第一源漏掺杂层108(如图7所示)，第一源漏掺杂层108与第一沟道层1022a接触。

第一源漏掺杂层108与第一沟道层1022a接触，使得第一源漏掺杂层108、第一沟道层1022a以及后续形成的栅极结构中包围第一沟道层1022a的部分栅极结构构成第一晶体管。

形成第一源漏掺杂层108的步骤包括：在伪栅结构106两侧的沟道叠层102中形成凹槽110(如图4所示)；在凹槽110中形成掺杂有离子的第一外延层(图未示)；回刻蚀部分厚度的第一外延层，形成第一源漏掺杂层108。

如图4所示，形成凹槽110的步骤包括：刻蚀沟道叠层102直至露出鳍部101顶面，形成凹槽110。其他实施例中，形成凹槽的步骤还可以包括：刻蚀沟道叠层和部分厚度的鳍部顶面，形成凹槽。

本实施例中，采用干法刻蚀工艺刻蚀伪栅结构106两侧的沟道叠层102，形成凹槽110。其他实施例中，还可以采用湿法刻蚀工艺或者干法和湿法相结合的刻蚀工艺刻蚀伪栅结构两侧的沟道叠层，形成凹槽。

如图7所示，本实施例中，通过选择性外延生长法(selectiveepitaxygrowth，seg)在凹槽110中外延生长第一外延层(图未示)，第一外延层覆盖第一沟道层1022a的侧壁，在形成第一外延层的过程中原位掺杂离子；掺杂离子后，回刻蚀部分厚度的第一外延层，形成第一源漏掺杂层108。其他实施例中，还可以在形成第一外延层后，通过离子注入的方式对第一外延层进行离子掺杂，形成第一源漏掺杂层。掺杂离子可达到提高晶体管载流子迁移率的效果。

本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的第一外延层，形成第一源漏掺杂层108。其他实施例中，还可以采用湿法刻蚀工艺，或者湿法和干法相结合的刻蚀工艺回刻蚀部分厚度的第一外延层。

需要说明的是，本实施例中，所述衬底100、第一沟道层1022a和第二沟道层1022b的材料均为硅，采用选择性外延生长法形成第一外延层的过程中，第一外延层还形成在第二沟道层1022b侧壁上，位于第二沟道层1022b侧壁上的第一外延层作为多余第一源漏掺杂层112。其中，因为所述第二沟道层1022b的材料为硅，因此第二沟道层1022b侧壁上的多余第一源漏外延层112与第二沟道层1022b的粘附性强，在回刻蚀部分厚度的第一外延层以形成第一源漏掺杂层108时，所述多余第二源漏外延层112不易被去除。所述多余第一源漏掺杂层112可以在后续步骤中去除。

本实施例中，后续所形成的第一晶体管为pmos(positivechannelmetaloxidesemiconductor)，即所述第一源漏掺杂层108用于作为pmos的源区和漏区，因此，第一源漏掺杂层108的材料为掺杂p型离子的锗化硅。本实施例通过在锗化硅中掺杂p型离子，使p型离子取代晶格中硅原子的位置，掺入的p型离子越多，多子的浓度就越高，导电性能也就越强。具体的，p型离子包括b、ga或in。

其他实施例中，后续所形成的第一晶体管为nmos(negativechannelmetaloxidesemiconductor)时，即所述第一源漏掺杂层用于作为nmos的源区和漏区时，第一源漏掺杂层的材料相应为掺杂n型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂n型离子，使n型离子取代晶格中硅原子的位置，掺入的n型离子越多，多子的浓度就越高，导电性能也就越强。具体的，n型离子包括p、as或sb。

如图5和图6所示，半导体结构的形成方法还包括：形成凹槽110后，形成第一源漏掺杂层108(如图7所示)前，沿垂直于伪栅结构106侧壁的方向刻蚀凹槽110侧壁上部分厚度的牺牲层1021，形成由牺牲层1021以及沟道层1022围成的侧壁凹槽109(如图5所示)，或者形成由牺牲层1021、沟道层1022以及鳍部101围成的侧壁凹槽109(如图5所示)；在侧壁凹槽109中形成内侧墙111(如图6所示)。

本实施例中，采用湿法刻蚀工艺去除凹槽110侧壁上部分厚度的牺牲层1021，形成侧壁凹槽109。

本实施例中，沟道层1022的材料为si，牺牲层1021的材料为sige，形成侧壁凹槽109的步骤包括：采用hcl溶液沿垂直于伪栅结构106侧壁的方向刻蚀凹槽110侧壁上的牺牲层1021。

内侧墙111用于减小第一源漏掺杂层108、后续所形成的第二源漏掺杂层和后续形成的栅极结构之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。

具体地，形成内侧墙111的步骤包括：形成保形覆盖凹槽110以及伪栅结构106的内侧墙材料层(图中未示出)；去除露出侧壁凹槽109的内侧墙材料层，形成内侧墙111。

本实施例中，采用化学气相沉积工艺(chemicalvapordeposition，cvd)形成内侧墙材料层。其他实施例中，还可以采用原子层沉积工艺(atomiclayerdeposition，ald)形成内侧墙材料层。

本实施例中，内侧墙111采用低k介电常数的材料，内侧墙111的材料为掺杂碳或氧的sin。其他实施例中，内侧墙的材料还可以为sion、sibcn或sicn等低k介电常数的材料。

参考图8，在形成第一源漏掺杂层108后，还包括：形成覆盖第一源漏掺杂层108的隔离层114，隔离层114露出第二沟道层1022b。

后续第一源漏掺杂层108、第一沟道层1022a以及后续形成的栅极结构中包围第一沟道层1022a的部分栅极结构构成第一晶体管，后续形成于第二沟道层1022b侧壁上的第二源漏掺杂层、第二沟道层1022b以及栅极结构中包围第二沟道层1022b的部分栅极结构构成第二晶体管，隔离层114用于在后续形成第二源漏掺杂层时，防止第二源漏掺杂层和第一源漏掺杂层108相接触，从而使得第一源漏掺杂层108和第二源漏掺杂层实现电隔离，使得形成第一晶体管和第二晶体管能够独立运作。

而且，在后续去除所述多余第一源漏掺杂层112的步骤中，所述隔离层114还能对所述第一源漏掺杂层108起到保护作用，降低第一源漏掺杂层108受损的概率，从而使得第一源漏掺杂层108的性能得到保障，进而提高半导体结构的电学性能。

需要说明的是，隔离层114露出第二沟道层1022b侧壁，便于后续在第二沟道层1022b侧壁上形成第二源漏掺杂层。

形成隔离层114的步骤包括：形成覆盖第一源漏掺杂层108的隔离材料层，对隔离材料层进行平坦化处理；在平坦化处理后，回刻蚀部分厚度的隔离材料层，形成隔离层114。

本实施例中，采用流动化学气相沉积工艺(flowablechemicalvapordeposition，fcvd)形成隔离材料层。

本实施例中，采用化学机械平坦化处理(chemical-mechanicalplanarization,cmp)对隔离材料层进行平坦化处理。

本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的隔离材料层形成隔离层114。

本实施例中，隔离层114的材料为介电材料。介电材料具有良好的绝缘性能，且所述隔离层114在形成后不用去除，简化了工艺步骤。

具体的，隔离层114的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

还需要说明的是，所述第一源漏掺杂层108上的隔离层114的不宜过厚，也不宜过薄。若所述第一源漏掺杂层108上的隔离层114过厚，所述隔离层114与相邻第二沟道层1022b的距离过小，难以为后续在第二沟道层1022b侧壁上形成第二源漏掺杂层提供足够空间，容易降低所述第二源漏掺杂层的形成质量。若所述第一源漏掺杂层108上的隔离层114过薄，后续在去除所述第二沟道层1022b侧壁上的多余第一源漏掺杂层112时，隔离层114不能很好的保护第一源漏掺杂层112，使得第一源漏掺杂层112易受损伤。本实施例中，第一源漏掺杂层108上的隔离层114的厚度为3纳米至10纳米。

本实施例中，半导体结构的形成方法还包括：在形成隔离层114后，去除多余第一源漏掺杂层112。

后续会在第二沟道层1022b侧壁上形成第二源漏掺杂层，通过去除多余第一源漏掺杂层112，露出所述第二沟道层1022b，为后续第二源漏掺杂层的形成提供良好的界面基础，使得后续形成的第二源漏掺杂层形成质量更好，从而使得后续形成的第二晶体管的性能更佳。

其次，当第一源漏掺杂层108中的掺杂离子和第二源漏掺杂层中的掺杂离子类型相反时，通过去除多余第一源漏掺杂层112，能够避免第二源漏掺杂层的正常性能受到影响。

本实施例中，采用干法刻蚀工艺去除多余第一源漏掺杂层112。其他实施例中，还可以采用湿法刻蚀工艺或者湿法和干法相结合的工艺去除多余第一源漏掺杂层。

参考图9，在第二沟道层1022b侧壁上形成第二源漏掺杂层115。

后续在伪栅结构106和牺牲层1021的位置处形成栅极结构后，第二源漏掺杂层115、第二沟道层1022b以及栅极结构中包围第二沟道层1022b的部分栅极结构用于构成第二晶体管。由前述描述可知，第一源漏掺杂层108、第一沟道层1022a以及栅极结构中包围第一沟道层1022a的部分栅极结构用于构成第一晶体管，因此，本实施例通过上下堆叠的方式在栅极结构上形成不同晶体管，增加了半导体结构的集成度，优化了半导体结构的电学性能。

形成第二源漏掺杂层115的步骤包括：采用选择性外延生长法在所述第二沟道1022b侧壁上生长第二外延层，且在形成第二外延层的过程中原位掺杂离子，形成第二源漏掺杂层115。

其他实施例中，也可以在第二沟道层侧壁上形成第二外延层之后，在第二外延层中掺杂离子，以形成第二源漏掺杂层。具体的，通过离子注入的方式对第二外延层进行离子掺杂。掺杂离子可达到提高晶体管载流子迁移率的效果。

本实施例中，所形成的第一晶体管和第二晶体管的导电类型不同，从而使得所形成的半导体结构用于作为反相器或传输门。相应的，第一源漏掺杂层108和第二源漏掺杂层115中的掺杂离子类型相反。其他实施例中，第一源漏掺杂层和第二源漏掺杂层中的掺杂离子类型还可以相同，为后续形成两个相同的晶体管结构做准备。

为此，本实施例中，所述第二晶体管为nmos，第二源漏掺杂层115的材料为掺杂n型离子的碳化硅或磷化硅。具体的，n型离子包括p、as或sb。

其他实施例中，当所述第二晶体管为pmos时，第二源漏掺杂层的材料为掺杂p型离子的锗化硅。具体的，p型离子包括b、ga或in。

参考图10，在伪栅结构106露出的衬底100上形成层间介质层116，层间介质层116覆盖第一源漏掺杂层108和第二源漏掺杂层115并露出伪栅结构106顶面。

层间介质层116用于实现相邻晶体管之间的电隔离，层间介质层116的材料为绝缘材料。本实施例中，层间介质层116的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

具体地，形成层间介质层116的步骤包括：在伪栅结构106上以及伪栅结构106露出的衬底100上形成层间介质材料层(图未示)，层间介质材料层覆盖伪栅结构106顶部；对层间介质材料层进行平坦化处理，去除高于伪栅结构106的层间介质材料层，平坦化处理后的剩余层间介质材料层作为层间介质层116。

本实施例中，在形成层间介质层116的过程中，还去除栅极掩膜层107(如图9所示)。

参考图11，去除伪栅结构106(如图10所示)，在伪栅结构106的位置处形成栅极开口117；去除牺牲层1021(如图10所示)，在牺牲层1021的位置处形成与栅极开口117连通的通道118。

本实施例中，栅极开口117露出第二沟道层1022b的部分顶面和沟道层1022的部分侧壁。

形成栅极开口117的步骤包括：去除伪栅层1062以及位于伪栅层1062下方的伪栅氧化层1061。

本实施例中，形成栅极开口117后，去除栅极开口117露出的牺牲层1021，形成由内侧墙111、鳍部101和沟道层1022，或者由内侧墙111和沟道层1022围成的通道118，通道118与栅极开口117连通。

本实施例中，采用湿法刻蚀工艺去除牺牲层1021，形成通道118。在湿法刻蚀的过程中，牺牲层1021的被刻蚀速率大于沟道层1022的被刻蚀速率，使得所述沟道层1022在去除牺牲层1021的过程中不易受损。具体的，采用hcl溶液去除牺牲层1021，形成通道118。

参考图12至图17，在栅极开口117和通道118中形成栅极结构119。

形成栅极结构119的步骤包括：在第一沟道层1022a上保形覆盖第一功函数层120(如图15所示)；在第二沟道层1022b上保形覆盖第二功函数层121(如图15所示)；形成第一功函数层120和第二功函数层121后，在栅极开口117和通道118中形成栅极层122(如图17所示)。

第一功函数层120用于调节第一晶体管的阈值电压，第二功函数层121用于调节第二晶体管的阈值电压，通过形成与第一晶体管对应的第一功函数层以及与第二晶体管相对应的第二功函数层，易于使第一晶体管和第二晶体管满足各自的性能要求。

本实施例中，所形成的第一晶体管为pmos，所形成的第二晶体管为nmos，相应的，第一功函数层120为p型功函数层，第二功函数层121为n型功函数层。

具体的，第一功函数层120的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种，第二功函数层121的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。

在其他实施例中，当第一晶体管为nmos时，所述第一功函数层相应为n型功函数层。同理，当第二晶体管为pmos时，所述第二功函数层相应为p型功函数层。

在第一沟道层1022a上保形覆盖第一功函数层120的步骤包括：

如图12所示，形成至少保形覆盖第一沟道层1022a和第二沟道层1022b的第一功函数材料层123。

具体地，所述第一功函数材料层123保形覆盖通道118以及栅极开口117的各个面。

本实施例中，采用原子层沉积工艺(atomiclayerdeposition，ald)形成第一功函数材料层123。其他实施例中，还可以采用物理气相沉积工艺(physicalvapordiposition，pvd)形成第一功函数材料层。

如图12所示，形成至少保形覆盖第一沟道层1022a和第二沟道层1022b的第一功函数材料层123。

具体的，所述第一功函数材料层123保形覆盖通道118以及栅极开口117。

本实施例中，采用原子层沉积工艺(atomiclayerdeposition，ald)形成第一功函数材料层123。其他实施例中，还可以采用物理气相沉积工艺(physicalvapordiposition，pvd)形成第一功函数材料层。

如图13和图14所示，在所述栅极开口117和通道118中形成保护层124(如图14所示)，保护层124覆盖位于第一沟道层1022a表面的第一功函数材料层123，且露出位于所述第二沟道层1022b上的第一功函数材料层123；采用湿法刻蚀工艺去除保护层124露出的第一功函数材料层123，剩余第一功函数材料层123作为第一功函数层120。

保护层124用于在去除露出于保护层124的第一功函数材料层123的过程中，保护形成在第一沟道层1022a上的第一功函数材料层123，降低该位置的第一功函数材料层123被误刻蚀的概率。

具体的，形成保护层124的步骤包括：形成填充覆盖通道118和栅极开口117的保护材料层125；回刻蚀部分厚度的保护材料层125，形成保护层124。

本实施例中，保护层124的材料为有机材料。有机材料为易于去除的材料，使得在后续去除保护层124时减少对第一功函数层120和第二功函数层121的损伤。

具体的，保护层124的材料可以为barc(bottomanti-reflectivecoating，底部抗反射涂层)材料、odl(organicdielectriclayer，有机介电层)材料、光刻胶、darc(dielectricanti-reflectivecoating，介电抗反射涂层)材料、duo(deepuvlightabsorbingoxide，深紫外光吸收氧化层)材料或apf(advancedpatterningfilm，先进图膜)材料。

本实施例中，采用旋涂工艺上形成保护材料层125。

本实施例中，采用湿法刻蚀工艺去除保护层124露出的第一功函数材料层123，形成第一功函数层120。在其他实施例中还可以采用湿法和干法相结合的工艺去除保护层露出的第一功函数材料层。

参考图15，在第二沟道层1022b上保形覆盖第二功函数层121的步骤包括：形成第一功函数层120后，形成至少保形覆盖第二沟道层1022b的第二功函数层121。

本实施例中，采用原子层沉积工艺形成第二功函数层121。其他实施例中，还可以采用物理气相沉积工艺形成第二功函数层。

其中，所述保护层124覆盖第一功函数层120，从而避免所述第二功函数层121覆盖第一功函数层120，以免对所形成第一晶体管的性能产生影响。

如图16所示，在形成第二功函数层121后，去除保护层124(如图15所示)。通过去除保护层124，从而为后续形成栅极层提供空间。

本实施例中，采用灰化工艺或干法刻蚀工艺，去除保护层124。

需要说明的是，半导体结构的形成方法还包括：在形成所述第一功函数层120和第二功函数层121之前，在栅极开口117和通道118中保形覆盖栅介质层(图中未示出)。

本实施例中，栅极结构为金属栅极结构，因此栅介质层的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro和al2o3中的一种或几种。其他实施例中，所述栅极结构为多晶硅栅极结构时，栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅和非晶碳中的一种或几种。

如图17所示，形成第一功函数层120和第二功函数层121后，在栅极开口117(如图12所示)和通道118(如图12所示)中形成栅极层126。

栅极层126作为电极，用于实现与外部电路的电连接。

本实施例中，栅极层126为金属栅极层。在本实施例中，栅极层126的材料为镁钨合金。其他实施例中，栅极层的材料还可以为w、al、cu、ag、au、pt、ni或ti等。

其他实施例中，栅极层也可以为多晶硅栅极层。

参考图18，形成栅极结构119后，还包括：在栅极结构119两侧的层间介质层116内形成第一接触孔插塞127，第一接触孔插塞127位于第一源漏掺杂层108上且与第一源漏掺杂层108连接；在所述栅极结构119两侧的层间介质层116内形成第二接触孔插塞128，所述第二接触孔插塞128位于第二源漏掺杂层115上且与第二源漏掺杂层115连接。

本实施例中，栅极结构119一侧的第一接触孔插塞127和第二接触孔插塞128相互隔离，栅极结构119另一侧的第一接触孔插塞127和第二接触孔插塞128相互连接，使得第一晶体管和第二晶体管构成反相器，即所形成的半导体结构为反相器。其中，栅极结构119则作为该反相器的输入端，相连接的第一接触孔插塞127和第二接触孔插塞128则作为该反相器的输出端。

反相器是基本的数字电路单元，是sram等存储器电路的基础构成部分，且通过上下堆叠的方式在所述栅极结构119上形成第一晶体管和第二晶体管，增加了反相器结构的集成度，优化了半导体结构的电学性能。

在另一些实施例中，栅极结构任意一侧的第一接触孔插塞和第二接触孔插塞相互连接，即栅极结构一端的源极连接在一起，栅极结构另一端的漏极连接在一起，此时第一晶体管和第二晶体管并联在一起。因此，通过上下堆叠的方式在所述栅极结构上形成不同晶体管，增加了传输门结构的集成度，降低了连线的复杂度，优化了半导体结构的电学性能。

当栅极结构加载高电压的时候，nmos开启，当栅极结构加载低电压的时候，pmos开启。传输门在电路上用于信号缓冲，驱动更大负载。

其他实施例中，栅极结构两侧的第一接触孔插塞和第二接触孔插塞均相互隔离，此时，第一晶体管和第二晶体管为两个独立工作的晶体管，过上下堆叠的方式在所述栅极结构上形成不同晶体管，缩小了半导体结构的面积，提高了半导体结构的集成度，减小了能耗，提高半导体结构的电学性能。

相应的，本发明实施例还提供一种半导体结构。参考图18，示出了本发明半导体结构一实施例的结构示意图。

衬底100；鳍部101，位于衬底100上；第一源漏掺杂层108，分立于鳍部101上；一个或多个相间隔的第一沟道层1022a，位于第一源漏掺杂层108之间，且与第一源漏掺杂层108接触，第一沟道层1022a悬置于鳍部101上方；第二源漏掺杂层，分立悬空于第一源漏掺杂层108上；一个或多个相间隔的第二沟道层1022b，位于第二源漏掺杂层115之间，且与第一源漏掺杂层108接触；栅极结构119，横跨鳍部101上的第一沟道层1022a和第二沟道层1022b，且包围第一沟道层1022a和第二沟道层1022b。

第一源漏掺杂层108与第一沟道层1022a接触，使得第一源漏掺杂层108、第一沟道层1022a以及栅极结构119中包围第一沟道层1022a的部分栅极结构119构成第一晶体管；第二源漏掺杂层115、第二沟道层1022b以及栅极结构119中包围第二沟道层1022b部分栅极结构119构成第二晶体管，本发明实施例通过上下堆叠的方式在栅极结构119上形成不同晶体管，增加了半导体结构的集成度，优化了半导体结构的电学性能。

本实施例中，鳍部101的材料与衬底100的材料相同。本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。其他实施例中，鳍部的材料还可以和衬底的材料不相同。

本实施例中，第一沟道层1022a和第二沟道层1022b的材料为硅。其他实施例中，第一沟道层或第二沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。

本实施例中，第一沟道层1022a的数量为一个，第二沟道层1022b的数量为一个。其他实施例中，第一沟道层的数量还可以多于一个，第二沟道层的数量还可以多于一个。

本实施例中，所述第一沟道层1022a和第二沟道层1022b的厚度相等。

需要说明的是，相邻第一沟道层1022a和第二沟道层1022b之间的距离不宜过大也不宜过小。若所述距离过大，易导致形成的半导体结构的体积过大。第一源漏掺杂层108和第二源漏掺杂层115对应不同的晶体管，若第一沟道层1022a和第二沟道层1022b之间的距离过小，易导致第一源漏掺杂层108和第二源漏掺杂层115接触，导致半导体结构的性能不佳。本实施例中，相邻第一沟道层1022a和第二沟道层1022b之间的距离为8纳米至20纳米。

其他实施例中，根据器件特征尺寸的缩放情况下，相邻第一沟道层和第二沟道层之间的距离与第一沟道层的厚度也可遵循比例关系，具体的，相邻第一沟道层和第二沟道层之间的距离为所述第一沟道层厚度或第二沟道层厚度的3倍至5倍。

第一源漏掺杂层108用于作为第一晶体管的源区和漏区，第二源漏掺杂层115用于作为第二晶体管的源区和漏区。

本实施例中，第一晶体管和第二晶体管的导电类型不同，从而使得所述半导体结构用于作为反相器或传输门。相应的，第一源漏掺杂层108和第二源漏掺杂层115中的掺杂离子类型相反。其他实施例中，第一源漏掺杂层和第二源漏掺杂层中的掺杂离子类型还可以相同。

本实施例中，第一晶体管为pmos，第一源漏掺杂层108的材料为掺杂p型离子的锗化硅。具体的，p型离子包括b、ga或in。相应的，第二晶体管为nmos，第二源漏掺杂层115的材料为掺杂n型离子的碳化硅或磷化硅。具体的，n型离子包括p、as或sb。

其他实施例中，当第一晶体管为nmos时，第一源漏掺杂层的材料为掺杂n型离子的碳化硅或磷化硅。同理，当第二晶体管为pmos时，第二源漏掺杂层的材料为掺杂p型离子的锗化硅。

栅极结构119包括：第一功函数层120，保形覆盖于第一沟道层1022a上；第二功函数层121，保形覆盖于第二沟道层上1022b上；栅极层126，包围第一功函数层120和第二功函数层121。

第一功函数层120用于调节第一晶体管的阈值电压，第二功函数层121用于调节第二晶体管的阈值电压，通过与第一晶体管对应的第一功函数层以及与第二晶体管相对应的第二功函数层，易于使第一晶体管和第二晶体管满足各自的性能要求。

本实施例中，所形成的第一晶体管为pmos，所形成的第二晶体管为nmos，相应的，第一功函数层120为p型功函数层，第二功函数层121为n型功函数层。

具体的，第一功函数层120的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种，第二功函数层121的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。

在其他实施例中，当第一晶体管为nmos时，所述第一功函数层还可以为n型功函数层。同理，当第二晶体管为pmos时，所述第二功函数层还可以为p型功函数层。

栅极层126作为电极，用于实现与外部电路的电连接。

本实施例中，所述栅极结构119为金属栅结构，因此，所述栅极层126为金属栅极层。在本实施例中，栅极层126的材料为镁钨合金。其他实施例中，栅极层的材料还可以为w、al、cu、ag、au、pt、ni或ti等。

其他实施例中，栅极结构还可以为多晶硅栅结构，栅极层相应为多晶硅栅极层。

本实施例中，所述栅极结构119还包括：栅介质层(图中未示出)，至少位于所述第一功函数层120和第一沟道层1022a之间、以及所述第二功函数层121和第二沟道层1022b之间；第一功函数层120和第二功函数层121位于栅介质层上。

本实施例中，栅极层126为金属栅极层，因此栅介质层的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro和al2o3中的一种或几种。其他实施例中，栅极层为多晶硅栅极时，栅介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅和非晶碳中的一种或几种。

所述半导体结构还包括：层间介质层116，覆盖第一源漏掺杂层108和第二源漏掺杂层115，且层间介质层116露出栅极结构119顶面。

层间介质层116用于实现相邻晶体管之间的电隔离，层间介质层116的材料为绝缘材料。本实施例中，层间介质层116的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

所述半导体结构还包括：第一接触孔插塞127，位于第一源漏掺杂层108上，第一接触孔插塞127与第一源漏掺杂层108连接，且第一接触孔插塞127位于栅极结构119两侧的层间介质层116内；第二接触孔插塞128，位于第二源漏掺杂层115上，第二接触孔插塞128与第二源漏掺杂层115连接，且第二接触孔插塞128位于所述栅极结构119两侧的层间介质层116内。

本实施例中，栅极结构119一侧的第一接触孔插塞127和第二接触孔插塞128相互隔离，栅极结构119另一侧的第一接触孔插塞127和第二接触孔插塞128相互连接，使得第一晶体管和第二晶体管构成反相器，即所述半导体结构为反相器。其中，栅极结构119则作为该反相器的输入端，相连接的第一接触孔插塞127和第二接触孔插塞128则作为该反相器的输出端。

在另一些实施例中，栅极结构任意一侧的第一接触孔插塞和第二接触孔插塞相互连接。即栅极结构一端的源极连接在一起，栅极结构另一端的漏极连接在一起，此时第一晶体管和第二晶体管并联在一起。因此，通过上下堆叠的方式在所述栅极结构上形成不同晶体管，增加了传输门结构的集成度，降低了连线的复杂度，优化了半导体结构的电学性能。

其他实施例中，栅极结构两侧的第一接触孔插塞和第二接触孔插塞均相互隔离，第一晶体管和第二晶体管为两个独立工作的晶体管结构，且通过上下堆叠的方式，缩小了半导体结构的面积，提高了半导体结构的集成度，减小了能耗，提高半导体结构的电学性能。

半导体结构还包括：内侧墙111，位于最顶部的第二沟道层1022b下方的栅极结构119与所述层间介质层116之间、以及最顶部的第二沟道层1022b下方的栅极结构119与所述第一源漏掺杂层108之间。

内侧墙111用于减小第一源漏掺杂层108以及第二源漏掺杂层115和栅极结构119之间的电容耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。

本实施例中，内侧墙111采用低k介电常数的材料，内侧墙111的材料为掺杂碳或氧的sin。其他实施例中，内侧墙的材料还可以为sion、sibcn或sicn等低k介电常数的材料。

半导体结构的还包括：隔离层114，覆盖于所述第一源漏掺杂层108上，且所述隔离层114露出所述第二沟道层1022b。具体地，所述隔离层114位于第一源漏掺杂层108和第二源漏掺杂层115之间。

所述第一源漏掺杂层108上的隔离层114的不宜过厚，也不宜过薄。若所述第一源漏掺杂层108上的隔离层114过厚，所述隔离层114与相邻第二沟道层1022b的距离过小，难以为第二源漏掺杂层115在第二沟道层1022b侧壁上的形成提供足够空间，从而导致第二源漏掺杂层115的形成质量过低。若所述第一源漏掺杂层108上的隔离层114过薄，隔离层114不易使得第一源漏掺杂层108和第二源漏掺杂层实现电隔离，从而使得形成第一晶体管和第二晶体管不易独立运作。本实施例中，第一源漏掺杂层108上的隔离层114的厚度为3纳米至10纳米。

本实施例中，隔离层114的材料为介电材料。具体的，隔离层114的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

需要说明的是，半导体结构还包括：隔离结构113，位于鳍部101露出的衬底100上。隔离结构113用于使得各个鳍部101之间实现电隔离。

本实施例中，隔离结构113的材料包括氧化硅。其他实施例中，隔离结构的材料还可以包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。