一种功率器件及其制作方法与流程

本发明涉及半导体技术领域，具体涉及一种功率器件及其制作方法。

背景技术：

vdmos(verticaldouble-diffusedmosfet，即沟槽型垂直双扩散场效应晶体管)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。目前，vdmos的发展方向是：降低开关速度和开关损耗、减小芯片面积、降低导通电阻、提高器件耐压。其中，vdmos需要在沟槽内通过热氧化形成二氧化硅绝缘层，然后填充导电多晶硅层形成栅极。沟槽底部的氧化层需要承受很高的电压，为了保证器件正常工作，沟槽底部的氧化层耐压能力非常关键。

技术实现要素：

本发明正是基于上述问题，提出了一种功率器件及其制作方法，从而提高了器件性能和可靠性。

有鉴于此，本发明实施例一方面提出了一种功率器件的制作方法，该方法包括：

提供第一导电类型的衬底；

在所述衬底上表面生长第一导电类型的第一外延层；

形成从所述第一外延层上表面延伸至所述第一外延层中的第一沟槽；

在所述第一沟槽的侧壁形成第一介质层；

在所述第一沟槽底部形成第二介质层，在所述第二介质层上表面形成第三介质层；

在所述第三介质层上表面中部形成外延本征层；

在所述外延本征层两侧分别形成贯穿所述第三介质层并延伸至所述第二介质层的第二沟槽；

在所述第一沟槽内和所述第二沟槽内填充多晶硅层；

在所述第一外延层和所述多晶硅层上表面形成源极结构；

在所述衬底的下表面形成与所述衬底连接的漏极。

进一步地，所述第二介质层底部与所述第一外延层连接。

进一步地，所述外延本征层的厚度大于所述第二介质层的厚度。

进一步地，所述第二介质层的厚度大于所述第三介质层的厚度。

进一步地，所述第三介质层的厚度大于所述第一介质层的厚度。

本发明实施例另一方面提出了一种功率器件，该功率器件包括：

第一导电类型的衬底；

第一导电类型的第一外延层，生长于所述衬底上表面；

第一沟槽，从所述第一外延层上表面延伸至所述第一外延层中；

第一介质层，形成于所述第一沟槽的侧壁；

第二介质层，形成于所述第一沟槽底部，第三介质层，形成于所述第二介质层上表面；

外延本征层，形成于所述第三介质层上表面中部；

第二沟槽，分别形成于所述外延本征层两侧，所述第二沟槽贯穿所述第三介质层并延伸至所述第二介质层；

多晶硅层，填充于所述第一沟槽内和所述第二沟槽内；

源极结构，形成于所述第一外延层和所述多晶硅层上表面；

漏极，形成于所述衬底的下表面并与所述衬底连接。

进一步地，所述第二介质层底部与所述第一外延层连接。

进一步地，所述外延本征层的厚度大于所述第二介质层的厚度。

进一步地，所述第二介质层的厚度大于所述第三介质层的厚度。

进一步地，所述第三介质层的厚度大于所述第一介质层的厚度。

本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底上表面生长第一导电类型的第一外延层；形成从所述第一外延层上表面延伸至所述第一外延层中的第一沟槽；在所述第一沟槽的侧壁形成第一介质层；在所述第一沟槽底部形成第二介质层，在所述第二介质层上表面形成第三介质层；在所述第三介质层上表面中部形成外延本征层；在所述外延本征层两侧分别形成贯穿所述第三介质层并延伸至所述第二介质层的第二沟槽；在所述第一沟槽内和所述第二沟槽内填充多晶硅层；在所述第一外延层和所述多晶硅层上表面形成源极结构；在所述衬底的下表面形成与所述衬底连接的漏极，从而提高了器件性能和可靠性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明的一个实施例提供的功率器件的制作方法的流程示意图；

图2是本发明的一个实施例提供的功率器件的结构示意图；

图3至图8是本发明的一个实施例提供的功率器件的制作方法步骤的结构示意图；

图中：1、衬底；2、第一外延层；3、第一沟槽；4、第一介质层；5、第二介质层；6、第三介质层；7、外延本征层；8、第二沟槽；9、多晶硅层；10、源极结构；11、漏极。

具体实施方式

以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。

通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。

有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。

以下结合图1至图8对本发明实施例提供的一种功率器件及其制作方法进行详细说明。

下面参阅附图，对本发明实施例一种功率器件的制作方法加以详细阐述。

如图1和图2所示，该功率器件的制作方法包括：

步骤s01：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的第一外延层2；形成从所述第一外延层2上表面延伸至所述第一外延层2中的第一沟槽3；

步骤s02：在所述第一沟槽3的侧壁形成第一介质层4；

步骤s03：在所述第一沟槽3底部形成第二介质层5，在所述第二介质层5上表面形成第三介质层6；

步骤s04：在所述第三介质层6上表面中部形成外延本征层7；

步骤s05：在所述外延本征层7两侧分别形成贯穿所述第三介质层6并延伸至所述第二介质层5的第二沟槽8；

步骤s06：在所述第一沟槽3内和所述第二沟槽8内填充多晶硅层9；

步骤s07：在所述第一外延层2和所述多晶硅层9上表面形成源极结构10；在所述衬底1的下表面形成与所述衬底1连接的漏极11。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

请参阅附图3，执行步骤s01，具体为：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的第一外延层2；形成从所述第一外延层2上表面延伸至所述第一外延层2中的第一沟槽3。在本发明的一些实施例中，所述衬底1例如是单晶硅衬底，并且掺杂浓度例如为1e15atoms/cm³。其中，在第一导电类型的衬底1上表面生长第一导电类型的第一外延层2的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。具体地，离子注入和/或扩散的方法可以为通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成所述第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述第一外延层2和所述衬底1同为硅材料制成，使得所述衬底1和所述第一外延层2有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。由于自掺杂效应，在外延生长过程中，来自所述衬底1的掺杂剂可以进入第一外延层2中，从而改变外延半导体层的导电性。所述第一外延层2以及所述衬底1用于调整所述功率器件的反向击穿电压，不参与形成pn结。优选的，通过调节从所述衬底1至所述第一外延层2的掺杂浓度，可以控制所述功率器件保护芯片的击穿电压，例如位于2-48v或更大的范围内。在本发明的一些实施例中，在所述第一外延层2的上表面制备并覆盖一层掩膜，该掩模包含暴露所述第一沟槽3的全部上表面的开口，并在该掩膜的开口通过在所述第一外延层2中进行干法刻蚀，最后去除掩膜，形成所述第一沟槽3。需要说明的是，所述第一沟槽3形成的剖面形状可以是矩形，可以是方形，还可以是球形，也可以为不规则形状，本领域技术人员可以根据实际情况选择需要的第一沟槽3的形状。

进一步地，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度。在本发明的一些实施例中，在所述衬底1上表面生长所述第一外延层2的过程中，由于所述第一外延层2在所述衬底1的基础上形成，因此所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度。此时所述第一外延层2的电阻率高于所述衬底1的电阻率，从而可以调节所述功率器件的整体器件电阻率，获得更多的抗浪涌能力。

请参阅附图3和附图4，执行步骤s02，具体为：在所述第一沟槽3的侧壁形成第一介质层4。在本发明的一些实施例中，首先在氮气、笑气以及氧气的混合气氛下在所述第一外延层2上表面和所述第一沟槽3的内表面形成介质层，然后通过干法刻蚀，去除所述第一外延层2上表面以及所述第一沟槽3底部的介质层，保留所述第一沟槽3侧壁的介质层形成所述第一介质层4。具体地，所述第一介质层4可以为氮氧化硅层，也可以为氧化硅层，还可以为氮化硅层。优选的，所述第一介质层4为氮氧化硅层，所述氮氧化硅层作为沟道区栅介质材料，降低了沟道漏电，从而提升了器件整体的可靠性。

请参阅附图4，执行步骤s03，具体为：在所述第一沟槽3底部形成第二介质层5，在所述第二介质层5上表面形成第三介质层6。具体地，所述第二介质层5的材料为氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第二介质层5。优选的，所述第二介质层5为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。在本发明的一些实施例中，所述第三介质层6的材料为氮化硅，具体可以通过采用溅射或热退火工艺或化学气相沉积工艺形成所述第三介质层6。优选的，所述第三介质层6为氮化形成的氮化硅层，进一步提升了所述第一沟槽3的抗高压能力。此时，氮化硅加氧化硅的结构还能减小应力，很好地保护了整体器件结构。需要说明的是，所述第二介质层5和所述第三介质层6设有一定的厚度，使得所述第二介质层5和所述第三介质层6还起到隔离电流和绝缘的作用。

请参阅附图4和附图5，执行步骤s04，具体地：在所述第三介质层6上表面中部形成外延本征层7。在本发明的一些实施例中，所述衬底1为硅衬底，所述外延本征层7具体为外延本征硅，所述外延本征硅的纯净度比硅衬底以及掺杂硅外延层的纯净度更高，进而提升了整个器件的品质，避免出现闩锁效应。

进一步地，所述第二介质层5底部与所述第一外延层2连接。在本发明的一些实施例中，所述第二介质层5用于将所述第一外延层2隔离，从而提升所述第一沟槽3底部的抗高压能力。

进一步地，所述外延本征层7的厚度大于所述第二介质层5的厚度。在本发明的一些实施例中，所述外延本征层7具体为外延本征硅，优选的，所述外延本征硅的厚度大于所述功率器件沟道的宽度，保证所述功率器件沟道反型，由于所述功率器件沟道的宽度通常大于1微米，所述外延本征硅的厚度大于所述第二介质层5的厚度，保证所述外延本征硅的厚度大于1微米。

进一步地，所述第二介质层5的厚度大于所述第三介质层6的厚度。在本发明的一些实施例中，所述第二介质层5具体为氧化硅，所述第三介质层6具体为氮化硅，所述第二介质层5和所述第三介质层6都用于降低应力。优选的，所述第二介质层5的厚度大于所述第三介质层6的厚度，此时保证最大程度地降低所述功率器件应力。

进一步地，所述第三介质层6的厚度大于所述第一介质层4的厚度。在本发明的一些实施例中，所述第三介质层6具体为氧化层，所述第三介质层6用于提升所述第一沟槽3抗击穿能力。当所述第一介质层4为氮氧化硅层时，此时所述氮氧化硅层决定了整个器件击穿电压的强度。优选的，所述第三介质层6的厚度大于所述第一介质层4的厚度，保证所述第一沟槽3底部不会早于所述第一沟槽3侧壁发生击穿。

请参阅附图6，执行步骤s05，具体地：在所述外延本征层7两侧分别形成贯穿所述第三介质层6并延伸至所述第二介质层5的第二沟槽8。在本发明的一些实施例中，在所述第三介质层6的上表面制备并覆盖一层掩膜，该掩模包含暴露所述第二沟槽8的全部上表面的开口，并在该掩膜的开口通过在所述第三介质层6和所述第二介质层5中进行干法刻蚀，最后去除掩膜，形成所述第二沟槽8。需要说明的是，所述第二沟槽8形成的剖面形状可以是矩形，可以是方形，还可以是球形，也可以为不规则形状，本领域技术人员可以根据实际情况选择需要的第二沟槽8的形状。需要说明的是，所述第二沟槽8的数量至少为两个，且两个所述第二沟槽8之间对称设置，所述第二沟槽8的剖面宽度小于所述第一沟槽3的剖面宽度的一半，使得所述第二介质层5和所述第三介质层6的剖面形状形成梯形或近似梯形。

请参阅附图7，执行步骤s06，具体地：在所述第一沟槽3内和所述第二沟槽8内填充多晶硅层9。在本发明的一些实施例中，在所述第一沟槽3内和所述第二沟槽8内通过外延、扩散和/或注入的方法形成所述多晶硅层9，优选的，所述多晶硅层9中的多晶硅具体为掺杂多晶硅，掺杂多晶硅降低了大电流下开启电压，还可以通过调节多晶硅层9掺杂浓度，能达到提高击穿电压的效果。进一步地，所述多晶硅层9是通过本征多晶硅掺杂磷离子或硼离子形成的，本领域技术人员可以根据器件的结构选择不同的掺杂多晶硅类型，所述多晶硅层9中的多晶硅可以是p型多晶硅，也可以是n型多晶硅。在形成掺杂多晶硅的过程中，掺杂多晶硅中的中性原子用于阻止掺杂离子凝聚，掺杂离子用于对硅原子具有吸附作用。具体地，所述外延、扩散和/或注入的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述第一沟槽3内和所述第二沟槽8内形成中间外延层，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述中间外延层上使用低压力化学气相沉积形成所述多晶硅层9，形成的所述多晶硅层9的纯度高，均匀性好。

进一步地，所述多晶硅层9的上表面与所述第一外延层2的上表面持平。优选的，在所述第一沟槽3中进行填充所述多晶硅层9之后，通过机械研磨的方法将高于所述第一外延层2上表面的所述多晶硅层9去除，进而使得所述多晶硅层9的上表面与所述第一外延层2的上表面持平，从而可以减少结构之间的缝隙，提高所述功率器件的精度。

需要说明的是，所述第二沟槽8形成于所述第一沟槽3中，此时所述第一沟槽3和所述第二沟槽8连通，用于同时向是第一沟槽3和所述第二沟槽8中同时填充所述多晶硅层9。

进一步地，所述多晶硅层9的剖面形状为梯形或近似梯形。在本发明的一些实施例中，所述外延本征层7的剖面形状为矩形或近似矩形或方形或近似方形，在所述第一沟槽3内和所述第二沟槽8内进行填充所述多晶硅层9时，所述多晶硅层9的剖面形状相应的为梯形或近似梯形。优选的，所述多晶硅层9的剖面形状为不对称的梯形，进一步释放了应力。

请参阅附图8，执行步骤s07，具体地：在所述第一外延层2和所述多晶硅层9上表面形成源极结构10；在所述衬底1的下表面形成与所述衬底1连接的漏极11。在所述第一外延层2和所述多晶硅层9上表面形成源极结构10；在所述衬底1的下表面形成与所述衬底1连接的漏极11。在本发明的一些实施例中，在所述第一外延层2上表面分别通过离子扩散和/或注入硼元素或铟元素或铝元素或三者的任意组合的方法形成对称的体区，再在体区内通过离子扩散和/或注入磷元素或砷元素或两者的任意组合的方法形成源区。需要说明的是，在形成所述体区和所述源区之后，再通过退火工艺在所述第一外延层2和所述第二外延层上表面覆盖一层第三介质层6，以及在所述第三介质层6的上表面形成具有一定厚度的第一金属层，且所述第一金属层覆盖所述第三介质层6。所述第一金属层包括覆盖所述第三介质层6上表面的第一部分，贯穿所述第三介质层6延伸至所述源区和所述体区的第二部分。所述第一金属层形成所述功率器件的源极，所述源极结构108包括所述体区、所述源区、所述第三介质层6以及所述第一金属层，在所述衬底1的下表面形成覆盖所述衬底1下表面的第二金属层，所述第二金属层为所述功率器件的漏极11。在本发明的一些实施例中，所述第一金属层用于将所述功率器件的源极和栅极连出来，以利于封装时金属引线将所述源极和所述栅极引出。

本发明实施例通过在所述功率器件内部形成了所述第一沟槽3和所述第二沟槽8，在所述第一沟槽3侧壁形成了所述第一介质层4，在所述第一沟槽3内分别形成所述第二介质层5、所述第三介质层6以及所述外延本征层7，另外，还在所述第一沟槽3内和所述第二沟槽8填充所述多晶硅层9，所述第二介质层5和所述第三介质层6提升了所述第一沟槽3底部的抗高压能力。所述第一沟槽3的底部用的氧化硅/氮化硅结构和侧壁的氮氧化硅组合结构，应力小，能提升沟道迁移率，降低导通电阻，从而提高了所述功率器件的性能和可靠性。

如图2所示，本发明实施例提供一种功率器件，所示功率器件包括：

第一导电类型的衬底1；

第一导电类型的第一外延层2，生长于所述衬底1上表面；

第一沟槽3，从所述第一外延层2上表面延伸至所述第一外延层2中；

第一介质层4，形成于所述第一沟槽3的侧壁；

第二介质层5，形成于所述第一沟槽3底部，第三介质层6，形成于所述第二介质层5上表面；

外延本征层7，形成于所述第三介质层6上表面中部；

第二沟槽8，分别形成于所述外延本征层7两侧，所述第二沟槽8贯穿所述第三介质层6并延伸至所述第二介质层5；

多晶硅层9，填充于所述第一沟槽3内和所述第二沟槽8内；

源极结构10，形成于所述第一外延层2和所述多晶硅层9上表面；

漏极11，形成于所述衬底1的下表面并与所述衬底1连接。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

在本发明的一些实施例中，如图2所示，本发明实施例提供的功率器件包括第一导电类型的衬底1以及第一导电类型的第一外延层2，生长于所述衬底1上表面。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。

应理解，所述源极结构10的上表面，以及所述漏极11的下表面还可以覆盖有钝化层，所述钝化层用于保护所述源极结构10和所述漏极11，以至于保护整个所述功率器件。

目前的功率器件大部分仅仅适合于在一个芯片中形成单通道功率器件。为了形成多通道功率器件，则需要分别在各自的芯片中形成一个通道单元，然后经由键合引线，将各个芯片彼此电连接以形成阵列。芯片之间的键合引线导致封装成本增加，并且引入引线电阻和寄生电容，使得所述功率器件的可靠性降低。

综上所述，所述功率器件整体结构对称且为第一原胞。为方便说明，本发明实施例以所述第一原胞为例，具体描述所述功率器件的结构，但不仅限于此，本领域技术人员可以根据实际情况确定所述功率器件的原胞的具体结构。

以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在传统功率器件的基础上进行改进提出了一种具有优异电学特性的功率器件，通过在器件内部形成了所述第一沟槽3，在所述第一沟槽3侧壁形成了所述第一介质层4，在所述第一沟槽3内分别形成所述第二介质层5、所述第三介质层6以及所述外延本征层7，另外，还在所述第一沟槽3内和所述第二沟槽8填充所述多晶硅层9，所述第二介质层5和所述第三介质层6提升了所述第一沟槽3底部的抗高压能力。需要说明的是，所述第一介质层4具体为氮氧化硅层，采用氮氧化硅层作为沟道区栅介质材料，降低了沟道漏电，提升了器件可靠性。应理解，所述第一沟槽3的底部用的氧化硅/氮化硅结构和侧壁的氮氧化硅组合结构，应力小，能提升沟道迁移率，降低导通电阻。优选的，所述多晶硅层9的剖面形状形成不对称的阶梯型结构，进一步释放了应力，从而提高了所述功率器件的性能和可靠性。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。