半导体结构及其形成方法与流程

[0001]
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

[0002]
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
[0003]
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
[0004]
晶体管结构内的接触孔插塞通常包括与栅极结构相接触的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括与源区相接触的源极接触孔插塞，用于实现源区与外部电路的连接，还包括与漏区相接触的漏极接触孔插塞，用于实现漏区与外部电路的连接。


技术实现要素：

[0005]
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高器件的频率特性。
[0006]
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；多个栅极结构，位于所述基底上；位于所述栅极结构露出的基底中的源区或漏区；其中，与所述源区相邻的栅极结构之间具有第一间距，与所述漏区相邻的栅极结构之间具有第二间距，所述第二间距大于所述第一间距。
[0007]
可选的，所述半导体结构还包括：介质层，位于所述栅极结构露出的基底上；源极插塞，位于所述介质层中并与所述源区相接触，且所述源极插塞至与所述源区相邻的栅极结构的距离相等；漏极插塞，位于所述介质层中并与所述漏区相接触，且所述漏极插塞至与所述漏区相邻的栅极结构的距离相等。
[0008]
可选的，所述第二间距是所述第一间距的1.15倍至1.4倍。
[0009]
可选的，所述第二间距为90纳米至138纳米。
[0010]
可选的，沿垂直于所述栅极结构的延伸方向，所述漏极插塞的尺寸大于所述源极插塞的尺寸。
[0011]
可选的，沿垂直于栅极结构的延伸方向，所述漏极插塞的尺寸大于或等于所述第二间距的40％，且小于或等于所述第二间距的60％。
[0012]
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成多个栅极结构，所述栅极结构露出的基底用于形成源区或漏区，与用于形成源区的基底相邻的栅极结构之间具有第一间距，与用于形成漏区的基底相邻的栅极结构之间具有第二间距，所述第二间距大于所述第一间距；在具有第一间距的相邻栅极结构之间
的基底中形成源区，在具有第二间距的相邻栅极结构之间的基底中形成漏区。
[0013]
可选的，形成所述栅极结构的步骤中，所述栅极结构为伪栅结构；形成所述源区和漏区后，所述形成方法还包括：在所述栅极结构露出的基底上形成介质层，所述介质层露出所述栅极结构的顶部；去除所述栅极结构，在所述介质层中形成露出所述基底的栅极开口；在所述栅极开口中形成金属栅结构；在所述介质层中形成与所述源区相接触的源极插塞，且所述源极插塞至与所述源区相邻的金属栅结构的距离相等；在所述介质层中形成与所述漏区相接触的漏极插塞，且所述漏极插塞至与所述漏区相邻的金属栅结构的间距相等。
[0014]
可选的，所述第二间距是所述第一间距的1.15倍至1.4倍。
[0015]
可选的，所述第二间距为90纳米至138纳米。
[0016]
可选的，形成所述源区或漏区的步骤包括：以所述栅极结构为掩膜，刻蚀所述基底，在所述基底中形成凹槽；在所述凹槽中形成外延层，且在形成所述外延层的过程中原位自掺杂离子，形成所述源区或漏区。
[0017]
可选的，沿垂直于金属栅结构的延伸方向，所述漏极插塞的尺寸大于所述源极插塞的尺寸。
[0018]
可选的，沿垂直于金属栅结构的延伸方向，所述漏极插塞的尺寸大于或等于所述第二间距的40％，且小于或等于所述第二间距的60％。
[0019]
可选的，形成所述源极插塞和漏极插塞的步骤包括：刻蚀所述金属栅结构两侧的介质层，在所述介质层中形成露出所述源区的源区接触孔，在所述介质层中形成露出所述漏区的漏区接触孔；形成填充所述源区接触孔和漏区接触孔的导电层，位于所述源区接触孔中的所述导电层作为所述源极插塞，位于所述漏区接触孔中的所述导电层作为所述漏极插塞。
[0020]
与现有技术相比，本发明实施例的技术方案具有以下优点：
[0021]
本发明实施例的半导体结构中，和与所述源区相邻的栅极结构之间的间距相比，与所述漏区相邻的栅极结构之间的间距更大，在半导体领域中，半导体结构通常还包括与源区相接触的源极插塞、以及与漏区相接触的漏极插塞，和源极插塞至与源区所相邻栅极结构的距离相比，由于与所述漏区相邻的栅极结构之间的间距更大，本发明实施例易于使漏极插塞至栅极结构的距离更大，从而有利于减小所述漏极插塞和栅极结构之间的寄生电容，所述漏极插塞与漏区电连接，也就是说，有利于减小所述漏区与所述栅极结构之间的寄生电容，根据特征频率公式(ft＝g
m
/2π(c
g
+c
寄生
))，寄生电容越小，特征频率ft越大，且所述栅极结构和漏区(或漏极插塞)之间的寄生电容为密勒电容，与栅极结构和源极插塞之间的寄生电容相比，栅极结构和漏极插塞之间的寄生电容对器件的频率特性影响更大，因此，本发明实施例通过减小所述漏极插塞和栅极结构之间的寄生电容，有利于提高器件的特征频率从而提高器件的频率特性，进而提升半导体结构的性能。
附图说明
[0022]
图1至图2是一种半导体结构的结构示意图；
[0023]
图3至图4是本发明半导体结构一实施例的结构示意图；
[0024]
图5至图18是一种半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
[0025]
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。
[0026]
结合参考图1和图2，图1是俯视图，图2是沿图1中aa1割线的剖面图，示出了一种半导体结构的结构示意图。
[0027]
所述半导体结构包括：基底(未标示)；多个栅极结构1，位于所述基底上；位于所述栅极结构1露出的基底中的源区3或漏区4；其中，与所述源区3所相邻栅极结构1之间的间距等于与所述漏区4所相邻栅极结构1之间的间距。
[0028]
在半导体领域中，所述半导体结构通常还包括与所述源区3相接触的源极插塞5、以及与所述漏区4相接触的漏极插塞6，且所述源极插塞5至与所述源区3所相邻栅极结构1之间的距离相等、所述漏极插塞6至与所述漏区4所相邻栅极结构1之间的距离相等，与所述源区3所相邻栅极结构1之间的间距等于与所述漏区4所相邻栅极结构1之间的间距，因此，所述源极插塞5至与源区3所相邻栅极结构1之间的距离，等于所述漏极插塞6至与漏区4所相邻栅极结构1之间的距离，这便于集成电路的布局设计，且有利于简化形成所述半导体结构的工艺、提高工艺兼容性。
[0029]
但是，在器件工作时，与源区3和栅极结构1之间的寄生电容相比，漏区4和栅极结构1之间产生的寄生电容对器件的性能影响较大。具体来说，漏区4和栅极结构1之间的寄生电容为密勒电容，根据密勒效应，很小的密勒电容即可造成器件或者电路的频率特性大大降低。与所述源区3所相邻栅极结构1之间的间距等于与所述漏区4所相邻栅极结构1之间的间距，从而难以增大所述漏极插塞6和与漏区4相邻的栅极结构1之间的距离，因此，所述漏极插塞6和栅极结构1之间的寄生电容较大，所述漏极插塞6与漏区4电连接，也就是说，所述漏区4和栅极结构1之间的寄生电容比较大，容易导致器件的性能不佳，尤其是器件的频率特性不佳。
[0030]
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底；多个栅极结构，位于所述基底上；位于所述栅极结构露出的基底中的源区或漏区；其中，与所述源区相邻的栅极结构之间具有第一间距，与所述漏区相邻的栅极结构之间具有第二间距，所述第二间距大于所述第一间距。
[0031]
本发明实施例提供的半导体结构中，和与所述源区相邻的栅极结构之间的间距相比，与所述漏区相邻的栅极结构之间的间距更大，在半导体领域中，半导体结构通常还包括与源区相接触的源极插塞、以及与漏区相接触的漏极插塞，和源极插塞至与源区所相邻栅极结构的距离相比，由于与所述漏区相邻的栅极结构之间的间距更大，本发明实施例易于使漏极插塞至栅极结构的距离更大，从而有利于减小所述漏极插塞和栅极结构之间的寄生电容，所述漏极插塞与漏区电连接，也就是说，有利于减小所述漏区与所述栅极结构之间的寄生电容，根据特征频率公式，寄生电容越小，特征频率ft越大，且所述栅极结构和漏区(或漏极插塞)之间的寄生电容为密勒电容，与栅极结构和源极插塞之间的寄生电容相比，栅极结构和漏极插塞之间的寄生电容对器件的频率特性影响较大，因此，本发明实施例减小了所述漏极插塞和栅极结构之间的寄生电容，有利于提高器件的特征频率从而提高器件的频率特性，进而提升半导体结构的性能。
[0032]
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对
本发明的具体实施例做详细的说明。
[0033]
参考图3和图4，图3为俯视图，图4为图3沿aa1割线的剖面图，示出了本发明半导体结构一实施例的结构示意图。
[0034]
所述半导体结构包括：基底(未标示)；多个栅极结构260，位于所述基底上；位于所述栅极结构260露出的基底中的源区230或漏区240；其中，与所述源区230相邻的栅极结构260之间具有第一间距l1，与所述漏区240相邻的栅极结构260之间具有第二间距l2，所述第二间距l2大于所述第一间距l1。
[0035]
和与所述源区230相邻的栅极结构260之间的间距相比，与所述漏区240相邻的栅极结构260之间的间距更大，在半导体领域中，半导体结构通常还包括与源区230相接触的源极插塞、以及与漏区240相接触的漏极插塞，和源极插塞至与源区230所相邻栅极结构260的距离相比，由于与所述漏区230相邻的栅极结构260之间的间距更大，本实施例易于使漏极插塞至栅极结构260的距离更大，从而有利于减小漏极插塞和栅极结构260之间的寄生电容，所述漏极插塞与漏区240电连接，也就是说，有利于减小所述漏区240与所述栅极结构260之间的寄生电容，根据特征频率公式(ft＝g
m
/2π(c
g
+c
寄生
))，寄生电容越小，特征频率ft越大，且所述栅极结构260和漏区240(或漏极插塞)之间的寄生电容为密勒电容，与栅极结构260和源极插塞之间的寄生电容相比，栅极结构260和漏极插塞之间的寄生电容对器件的频率特性影响更大，因此，本实施例通过减小所述漏极插塞和栅极结构260之间的寄生电容，有利于提高器件的特征频率从而提高器件的频率特性，进而提升半导体结构的性能。
[0036]
所述基底为形成半导体结构提供工艺平台。
[0037]
本实施例中，所述半导体结构为鳍式场效应晶体管(finfet)，所述基底包括衬底200以及凸出于所述衬底200的鳍部。在其他实施例中，当所述半导体结构为平面型场效应晶体管时，所述基底相应仅包括衬底。
[0038]
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
[0039]
所述鳍部210用于提供鳍式场效应晶体管工作时的导电沟道。
[0040]
本实施例中，所述鳍部210的材料与所述衬底200的材料相同，所述鳍部210的材料为硅。其他实施例中，所述鳍部和衬底的材料还可以不相同，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
[0041]
本实施例中，所述半导体结构还包括：隔离层211，位于所述鳍部210露出的衬底200上，所述隔离层211覆盖所述鳍部210的部分侧壁。
[0042]
所述隔离层211用于对相邻器件之间起到电学隔离的作用。
[0043]
本实施例中，所述隔离层211的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
[0044]
本实施例中，为方便示意和描述，仅在俯视图沿aa1割线的剖面图中示意出所述隔离层211。
[0045]
所述栅极结构260用于控制场效应晶体管导电沟道的开启和关断。
[0046]
本实施例中，所述栅极结构260横跨所述鳍部210且覆盖所述鳍部210的部分顶部和部分侧壁。
[0047]
本实施例中，所述栅极结构260为金属栅结构。所述栅极结构260包括高k栅介质层
(图未示)以及位于所述高k栅介质层上的栅电极层(图未示)。
[0048]
所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。本实施例中，所述高k栅介质层的材料为hfo2。在其他实施例中，所述高k栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
[0049]
所述栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。本实施例中，所述栅电极层的材料为w。
[0050]
在其他实施例中，所述栅极结构还可以不为金属栅结构，所述栅极结构可以包括栅氧化层以及位于栅氧化层上的栅极层。在该实施例中，所述栅氧化层的材料可以为氧化硅或氮氧化硅，所述栅极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
[0051]
所述第二间距l2大于所述第一间距l1，从而有利于增大漏极插塞与栅极结构260之间的距离，进而减小漏极插塞和栅极结构260之间的寄生电容。
[0052]
所述第二间距l2不宜过小，也不宜过大。如果所述第二间距l2过小，则增大漏极插塞与栅极结构260之间距离的效果不明显，相应地，减小漏极插塞与栅极结构260之间寄生电容的效果也不明显；如果所述第二间距l2过大，则半导体结构所占的晶圆面积相应过大。为此，本实施例中，所述第二间距l2是所述第一间距l1的1.15倍至1.4倍。
[0053]
具体地，本实施例中，所述第二间距l2为90纳米至138纳米，从而显著减小漏极插塞和栅极结构260之间的寄生电容，且使半导体结构所占的晶圆面积满足工艺要求。
[0054]
本实施例中，所述半导体结构还包括：侧墙222，位于所述栅极结构260的侧壁上。
[0055]
所述侧墙222用于保护栅极结构260的侧壁，所述侧墙222还和所述栅极结构260共同定义源区230或漏区240的形成区域。
[0056]
所述侧墙222的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙222可以为单层结构或叠层结构。本实施例中，侧墙222为单层结构，侧墙222的材料为氮化硅。
[0057]
还需要说明的是，本实施例中，为方便示意和描述，仅在俯视图沿aa1割线的剖面图中示意出所述侧墙222。
[0058]
本实施例中，源区230或漏区240位于栅极结构260露出的鳍部210中。
[0059]
具体地，所述源区230或漏区240位于栅极结构260和侧墙222露出的鳍部210中。
[0060]
当形成nmos晶体管时，所述源区230或漏区240包括掺杂有n型离子的应力层，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子；当形成pmos晶体管时，所述源区230或漏区240包括掺杂有p型离子的应力层，所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
[0061]
本实施例中，所述半导体结构还包括：介质层225，位于所述栅极结构260露出的基底上；源极插塞235，位于所述介质层225中并与所述源区230相接触，且所述源极插塞235至与所述源区230相邻的栅极结构260的距离相等；漏极插塞245，位于所述介质层225中并与所述漏区240相接触，且所述漏极插塞245至与所述漏区240相邻的栅极结构260的距离相
等。
[0062]
所述介质层225用于对相邻器件之间起到隔离作用，介质层225还用于实现栅极结构260和源极插塞235、漏极插塞245之间的电隔离。
[0063]
因此，所述介质层225的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述介质层225为单层结构，所述介质层225的材料为氧化硅。
[0064]
和与漏区240相邻的栅极结构260之间间距相比，与所述源区230相邻的栅极结构260之间的间距更大，因此，本实施例易于使漏极插塞245至栅极结构260的距离更大，从而有利于减小所述漏极插塞245和栅极结构260之间的寄生电容，所述漏极插塞245与漏区240电连接，也就是说，有利于减小所述漏区240与所述栅极结构260之间的寄生电容，进而有利于提高器件的特征频率，相应提高器件的频率特性。
[0065]
本实施例中，所述源极插塞235和漏极插塞245的材料相同，所述源极插塞235和漏极插塞245的材料均为钨。
[0066]
需要说明的是，和与漏区240相邻的栅极结构260之间间距相比，与所述源区230相邻的栅极结构260之间的间距更大，因此，本实施例可适当调整所述漏极插塞245的尺寸，从而在沿垂直于栅极结构260的延伸方向，使所述漏极插塞245的尺寸大于所述源极插塞235的尺寸。
[0067]
通过使漏极插塞245的尺寸更大，有利于增大漏极插塞245和漏区240的接触面积，从而有利于减小漏极插塞245和漏区240的接触电阻，且器件工作时，漏极插塞245通常接入电压输入端，通过减小漏极插塞245和漏区240的接触电阻，从而显著提升半导体结构的性能。
[0068]
需要说明的是，沿垂直于栅极结构260的延伸方向，所述漏极插塞245的尺寸不宜过大，否则容易导致漏极插塞245至与漏区240相邻的栅极结构260之间距离较小，从而难以起到减小漏极插塞245和栅极结构260之间寄生电容的效果。为此，本实施例中，所述漏极插塞245的尺寸大于或等于所述第二间距l2的40％，且小于或等于所述第二间距l2的60％。
[0069]
相应的，本发明实施例还提供一种半导体结构的形成方法。图5至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0070]
参考图5和图6，图5是俯视图，图6是图5中沿aa1割线的剖面图，提供基底(未标示)。
[0071]
所述基底为后续工艺制程提供工艺平台。
[0072]
本实施例中，所述基底用于形成鳍式场效应晶体管(finfet)，所述基底包括衬底100以及凸出于所述衬底100的鳍部。在其他实施例中，当所述基底用于形成平面型场效应晶体管时，所述基底相应仅包括衬底。
[0073]
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
[0074]
所述鳍部110用于后续提供鳍式场效应晶体管的导电沟道。
[0075]
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部和衬底的材料还可以不相同，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
[0076]
需要说明的是，本实施例中，在形成所述衬底100和鳍部110后，还包括：在所述鳍部110露出的衬底100上形成隔离层111，所述隔离层111覆盖所述鳍部110的部分侧壁。
[0077]
所述隔离层111用于对相邻器件之间起到电学隔离的作用。
[0078]
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
[0079]
本实施例中，为方便示意和描述，仅在俯视图沿aa1割线的剖面图中示意出所述隔离层111。
[0080]
继续参考图5至图6，在所述基底上形成多个栅极结构120，所述栅极结构120露出的基底用于形成源区或漏区，与用于形成源区的基底相邻的栅极结构120之间具有第一间距l1，与用于形成漏区的基底相邻的栅极结构120之间具有第二间距l2，所述第二间距l2大于所述第一间距l1。
[0081]
本实施例中，所述栅极结构120为伪栅结构(dummy gate)，所述栅极结构120为后续形成金属栅结构占据空间位置，所述栅极结构120还用于作为后续刻蚀所述基底形成源区或漏区的刻蚀掩膜。
[0082]
后续步骤还包括：在栅极结构120露出的基底中形成源区或漏区；在所述栅极结构120位置处形成金属栅结构；形成与源区相接触的源极插塞、与漏区相接触的漏极插塞。
[0083]
通过使所述第二间距l2大于所述第一间距l1，也就是说，和与漏区相邻的金属栅结构之间的间距相比，与所述源区相邻的金属栅结构之间的间距更大，因此，本实施例易于使漏极插塞至金属栅结构的距离更大，从而有利于减小所述漏极插塞和金属栅结构之间的寄生电容，所述漏极插塞与漏区电连接，也就是说，有利于减小所述漏区与所述金属栅结构之间的寄生电容，根据特征频率公式(ft＝g
m
/2π(c
g
+c
寄生
))，寄生电容越小，特征频率ft越大，且金属栅结构和漏区(或漏极插塞)之间的寄生电容为密勒电容，与金属栅结构和源极插塞之间的寄生电容相比，金属栅结构和漏极插塞之间的寄生电容对器件的频率特性影响更大，因此，本实施例有利于提高器件的特征频率从而提高器件的频率特性，进而提升半导体结构的性能。
[0084]
本实施例中，所述栅极结构120横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁。
[0085]
本实施例中，所述栅极结构120仅包括栅极层。在其他实施例中，所述栅极结构还可以包括栅氧化层以及位于栅氧化层上的栅极层。
[0086]
所述栅极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅极层的材料为多晶硅。
[0087]
本实施例中，以栅极结构120为伪栅结构为例。在另一些实施例中，所述栅极结构还可以不为伪栅结构，相应地，后续不需进行去除栅极结构的步骤。
[0088]
需要说明的是，所述第二间距l2不宜过小，也不宜过大。如果所述第二间距l2过小，则增大后续漏极插塞与金属栅结构之间距离的效果不明显，相应地，减小漏极插塞与金属栅结构之间寄生电容的效果也不明显；如果所述第二间距l2过大，则所形成半导体结构所占的晶圆面积相应过大。为此，本实施例中，所述第二间距l2是所述第一间距l1的1.15倍至1.4倍。
[0089]
具体地，本实施例中，所述第二间距l2为90纳米至138纳米，从而显著减小后续漏
极插塞和金属栅结构之间的寄生电容，且使半导体结构所占的晶圆面积满足工艺要求。
[0090]
本实施例中，形成所述栅极层的步骤包括：形成横跨所述鳍部110且覆盖所述鳍部110的顶部和侧壁的栅极材料层(图未示)；在所述栅极材料层上形成图形化的栅极掩膜层121；以所述栅极掩膜层121为掩膜，图形化所述栅极材料层，形成所述栅极层。
[0091]
本实施例中，在形成所述栅极结构120后，保留所述栅极掩膜层121，所述栅极掩膜层121能够在后续工艺中保护栅极结构120的顶部。本实施例中，所述栅极掩膜层121的材料为氮化硅。
[0092]
本实施例中，在形成所述栅极结构120后，所述形成方法还包括：在所述栅极结构120的侧壁上形成侧墙122。
[0093]
所述侧墙122用于保护栅极结构120的侧壁，所述侧墙122还和所述栅极结构120共同定义后续源区或漏区的形成区域。
[0094]
所述侧墙122的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙122可以为单层结构或叠层结构。本实施例中，侧墙122为单层结构，侧墙122的材料为氮化硅。
[0095]
还需要说明的是，本实施例中，为方便示意和描述，仅在俯视图沿aa1割线的剖面图中示意出所述栅极掩膜层121和侧墙122。
[0096]
参考图7和图8，图7是俯视图，图8是图7沿aa1方向的剖面图，在具有第一间距l1的相邻栅极结构120之间的基底中形成源区130，在具有第二间距l2的相邻栅极结构120之间的基底中形成漏区140。
[0097]
本实施例中，源区130或漏区140位于栅极结构120露出的鳍部110中。
[0098]
具体地，所述源区130或漏区140位于栅极结构120和侧墙122露出的鳍部110中。
[0099]
当形成nmos晶体管时，所述源区130或漏区140包括掺杂有n型离子的应力层，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子；当形成pmos晶体管时，所述源区130或漏区140包括掺杂有p型离子的应力层，所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
[0100]
本实施例中，形成所述源区130或漏区140的步骤包括：以所述栅极结构120为掩膜，刻蚀所述基底，在所述基底中形成凹槽(图未示)；在所述凹槽中形成外延层，且在形成所述外延层的过程中原位自掺杂离子，形成所述源区130或漏区140。其中，所述外延层用于作为所述应力层。
[0101]
具体地，以所述栅极结构120和侧墙122为掩膜，刻蚀所述鳍部110，形成所述凹槽。因此，所述源区130或漏区140位于所述栅极结构120和侧墙122露出的鳍部110中。
[0102]
本实施例中，形成所述源区130和漏区140后，所述形成方法还包括：
[0103]
参考图9和图10，图9是俯视图，图10是图9沿aa1割线的剖面图，在所述栅极结构120露出的基底上形成介质层125，所述介质层125露出所述栅极结构120的顶部。
[0104]
所述介质层125用于对相邻器件之间起到隔离作用，介质层125还用于实现后续金属结构和源极插塞、漏极插塞之间的电隔离。所述介质层125还用于为后续去除栅极结构120做准备。
[0105]
因此，所述介质层125的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述介质层125为单层结构，所述介质层125的材料为氧化硅。
[0106]
具体地，形成所述介质层125的步骤包括：在栅极结构120露出的基底上形成介质材料层(图未示)，介质材料层覆盖栅极结构120顶部；对介质材料层进行平坦化处理，去除高于栅极结构120顶部的介质材料层，平坦化处理后的剩余介质材料层作为介质层125。
[0107]
本实施例中，介质材料层覆盖栅极掩膜层121(如图8所示)顶部，因此在形成介质层125的过程中，还去除栅极掩膜层121。
[0108]
参考图11和图12，图11是俯视图，图12是图11沿aa1割线的剖面图，去除所述栅极结构120(如图10所示)，在所述介质层125中形成露出所述基底的栅极开口150。
[0109]
所述栅极开口150用于为后续形成金属栅结构提供空间位置。
[0110]
参考图13和图14，图13是俯视图，图14是图13沿aa1割线的剖面图，在所述栅极开口150中形成金属栅结构160。
[0111]
所述金属栅结构160用于控制场效应晶体管导电沟道的开启和关断。
[0112]
本实施例中，所述金属栅结构160横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁。
[0113]
所述金属栅结构160包括高k栅介质层(图未示)以及位于所述高k栅介质层上的栅电极层(图未示)。
[0114]
所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。本实施例中，所述高k栅介质层的材料为hfo2。在其他实施例中，所述高k栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
[0115]
所述栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。本实施例中，所述栅电极层的材料为w。
[0116]
参考图15至图18，图15和图17是俯视图，图16和图18分别是图15和图17沿aa1割线的剖面图，在所述介质层125中形成与所述源区130相接触的源极插塞135(如图17所示)，且所述源极插塞135至与所述源区130相邻的金属栅结构160的距离相等；在所述介质层125中形成与所述漏区140相接触的漏极插塞145(如图17所示)，且所述漏极插塞145至与所述漏区140相邻的金属栅结构160的间距相等。
[0117]
和与漏区140相邻的金属栅结构160之间间距相比，与所述源区130相邻的金属栅结构160之间的间距更大，因此，本实施例易于使漏极插塞145至金属栅结构160的距离更大，从而有利于减小所述漏极插塞145和金属栅结构160之间的寄生电容，所述漏极插塞145与漏区140电连接，也就是说，有利于减小所述漏区140与所述金属栅结构160之间的寄生电容，进而有利于提高器件的特征频率，相应提高器件的频率特性。
[0118]
本实施例中，所述源极插塞135和漏极插塞145的材料相同，所述源极插塞135和漏极插塞145的材料均为钨。
[0119]
需要说明的是，和与漏区140相邻的金属栅结构160之间间距相比，与所述源区130相邻的金属栅结构160之间间距更大，因此，本实施例可适当调整所述漏极插塞145的尺寸，从而在沿垂直于金属栅结构160的延伸方向，使所述漏极插塞145的尺寸大于所述源极插塞
135的尺寸。
[0120]
通过使漏极插塞145的尺寸更大，有利于增大漏极插塞145和漏区140的接触面积，从而有利于减小漏极插塞145和漏区140的接触电阻，且器件工作时，漏极插塞145通常接入电压输入端，通过减小漏极插塞145和漏区140的接触电阻，从而有利于显著提升半导体结构的性能。
[0121]
需要说明的是，沿垂直于金属栅结构160的延伸方向，所述漏极插塞145的尺寸不宜过大，否则容易导致漏极插塞145至与漏区140相邻的金属栅结构160之间距离较小，从而难以起到减小漏极插塞145和金属栅结构160之间寄生电容的效果。为此，本实施例中，所述漏极插塞145的尺寸大于或等于所述第二间距l2的40％，且小于或等于所述第二间距l2的60％。
[0122]
本实施例中，在同一步骤中形成源极插塞135和漏极插塞145，有利于简化工艺步骤、提高工艺兼容性。
[0123]
具体地，本实施例中，形成所述源极插塞135和漏极插塞145的步骤包括：
[0124]
如图15和图16所示，刻蚀所述金属栅结构160两侧的介质层125，在所述介质层125中形成露出所述源区130的源区接触孔170，在所述介质层125中形成露出所述漏区140的漏区接触孔180。
[0125]
所述源区接触孔170和漏区接触孔180为后续形成源极插塞和漏极插塞提供空间位置。
[0126]
如图17和图18所示，形成填充所述源区接触孔170和漏区接触孔180的导电层(未标示)，位于所述源区接触孔170中的所述导电层作为所述源极插塞135，位于所述漏区接触孔180中的所述导电层作为所述漏极插塞145。
[0127]
本实施例中，所述导电层的材料为钨。因此，采用化学气相沉积工艺形成所述导电层。
[0128]
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0129]
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。