半导体结构与半导体存储器的制作方法

本公开涉及存储器技术领域，具体而言，涉及一种半导体结构与半导体存储器。

背景技术：

随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器(dynamicrandomaccessmemory，dram)组件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展，为提高动态随机存取存储器的积集度以加快组件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式栅极字线动态随机存取存储器，以满足上述种种需求。

然而，随着动态随机存储器的阵列不断减小，随着器件尺寸的减小，字线电阻会逐渐增大，其增加了器件的访问时间，通常通过增加字线的高度以实现自身的低电阻，而较大的栅诱导漏极泄漏电流会大大降低存储器件的可靠性，增加存储器件的刷新频率，增加存储器件功耗。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

本公开的目的在于提供一种能够降低工作状态时有源隔离区域的字线对于相邻有源区域的存储晶体管电性的影响，减少泄露电流的半导体结构与半导体存储器。

根据本公开的一个方面，提供了一种半导体结构，该半导体结构包括：

衬底；

隔离结构，形成于所述衬底中，并在所述衬底中界定出多个有源区；

字线沟槽，形成于所述衬底与所述隔离结构上；以及

字线，设于所述字线沟槽中，所述字线穿过所述有源区及所述隔离结构；其中，

在所述字线沟槽的深度方向上，位于所述有源区上的所述字线的高度大于至少部分位于所述隔离结构上的所述字线的高度。

在本公开的一种示例性实施例中，位于所述有源区上的所述字线沟槽的深度大于至少部分位于所述隔离结构上的所述字线沟槽的深度。

在本公开的一种示例性实施例中，所述隔离结构上的所述字线沟槽的深度小于所述有源区上的所述字线沟槽的深度的区域的高度为28nm～32nm。

在本公开的一种示例性实施例中，在所述字线沟槽的宽度方向上，位于所述隔离结构上的所述字线的宽度大于位于所述有源区上的所述字线的宽度。

在本公开的一种示例性实施例中，在所述字线沟槽的宽度方向上，位于所述隔离结构上的所述字线的宽度为20nm～35nm。

在本公开的一种示例性实施例中，至少一个所述有源区设有两条所述字线穿过。

在本公开的一种示例性实施例中，所述字线朝向所述字线沟槽开口的一侧为平面。

根据本公开的又一个方面，提供了一种半导体存储器，该半导体存储器包括上述任一项所述的半导体结构。

本公开提供的半导体结构，在字线沟槽的深度方向上，位于有源区上的所述字线的高度大于至少部分位于隔离结构上的字线的高度，能够使得相邻的字线上位于隔离结构上的字线与位于有源区上的字线的重叠区域减少，降低了工作状态时隔离结构上的字线对于相邻有源区域的存储晶体管电性的影响，减少了泄露电流，提高了器件刷新时间，增加了半导体器件可靠性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开的一种实施例提供的半导体结构的俯视图；

图2为本公开的一种实施例提供的半导体结构的制造方法的流程图；

图3-图8为从图1中a-a面的剖视的半导体结构的制造方法的工序图；

图9-图14为从图1中b-b面的剖视的半导体结构的制造方法的工序图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”等仅作为标记使用，不是对其对象的数量限制。

本示例实施方式中首先提供了一种半导体结构。如图1、图8及图14所示，该半导体结构包括：衬底10、隔离结构20、字线沟槽40及字线30，隔离结构20形成于衬底10中，并在衬底10中界定出多个有源区101；字线沟槽40形成于衬底10与隔离结构20上；字线30设于字线沟槽40中，字线30穿过有源区101及隔离结构20；其中，在字线沟槽40的深度方向上，位于有源区101上的字线30的高度大于位于隔离结构20上的字线30的高度。

本公开提供的半导体结构，在字线沟槽40的深度方向上，位于有源区101上的字线30的高度大于至少部分位于隔离结构20上的字线30的高度，能够使得相邻的字线30上位于隔离结构20上的字线30与位于有源区101上的字线30的重叠区域减少，降低了工作状态时隔离结构上的字线30对于相邻有源区101域的存储晶体管电性的影响，减少了泄露电流，提高了器件刷新时间，增加了半导体器件可靠性。

其中，衬底10为半导体衬底，衬底10的形成材料包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底。隔离结构20为绝缘材料，隔离结构20的形成材料可以包括氮化硅或氧化硅等，填充介质可为氮化硅或氧化硅等。字线30为导电材料，形成字线的导电材料可包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。

具体地，在字线沟槽40的宽度方向上，位于隔离结构20上的字线30的宽度大于位于有源区101上的字线30的宽度。其中，字线沟槽40的深度方向即为图8所示截面图的高度方向，字线沟槽40的宽度方向即为图8所示截面图的宽度方向。通过相对增加字线30的宽度，能够提升字线30的横截面的面积，进而可以降低隔离结构20上字线30的电阻，从而避免因字线30在隔离结构20上高度的减少而导致字线30电阻增加的问题出现，保证了相邻的字线30上位于隔离结构20上的字线30与位于有源区上的字线30的重叠区域减少的同时字线30的电阻不会相对增加，有利于晶体管的开启速度。

其中，在字线沟槽40的宽度方向上，位于隔离结构20上的字线30的宽度为20nm～35nm。例如，位于隔离结构20上的字线30的宽度可为20nm、22nm、25nm、27nm、29nm、30nm、32nm、35nm等，在此不一一列举。可以看出，本公开提供的隔离结构20上的字线30的宽度可达到30nm，使得字线30的宽度相对具有较大的增加，能够较大提升字线30横截面的面积，从而保证隔离结构20上的字线30电阻处于预设范围内。

具体地，位于有源区101上的字线沟槽40的深度大于至少部分位于隔离结构20上的字线沟槽40的深度，如图14所示，隔离结构20上的字线沟槽靠近有源区101的区域的深度大于有源区101上的字线沟槽的深度。通过使有源区101上的字线沟槽40的深度大于至少部分位于隔离结构20上的字线沟槽40的深度，当在沟槽中通过沉积等工艺形成字线30时，能够使沉积在有源区101上字线30的高度大于沉积在隔离结构20上字线30的高度，从而能够使得相邻的字线30上位于隔离结构20上的字线30与位于有源区101上的字线30的重叠区域减少，降低了工作状态时隔离结构20上的字线30对于相邻有源区101域的存储晶体管电性的影响，减少了泄露电流。

进一步地，如图14所示，字线30朝向字线沟槽40开口的一侧为平面。通过将字线30朝向字线沟槽40开口的一侧为平面，能够使得相邻的字线30上位于隔离结构20上的字线30与位于有源区101上的字线30的重叠区域的高度为位于隔离结构20上的字线30的高度，实现对相邻的字线30上位于隔离结构20上的字线30与位于有源区101上的字线30的重叠区域的高度的控制，进一步保证重叠区域减少，降低工作状态时隔离结构上的字线30对于相邻有源区101域的存储晶体管电性的影响。

其中，隔离结构20上的字线沟槽的深度小于有源区101上的字线沟槽的深度的区域的高度为28nm～32nm。通过将字线沟槽40下的隔离结构20的高度设为28nm～32nm，提高了字线沟槽40下的隔离结构20的高度，相对减少了隔离结构20上字线沟槽40的深度，实现了使相邻的字线30上位于隔离结构20上的字线30与位于有源区101上的字线30的重叠区域减少。

如图1所示，至少一个有源区101设有两条字线30穿过，隔离结构20可为浅沟槽隔离(sti)。

本示例实施方式中还提供了一种半导体结构的制造方法，如图2所示，该半导体结构的制造方法包括：

步骤s100、提供一衬底；

步骤s200、在衬底中形成隔离结构，隔离结构在衬底中界定出多个有源区；

步骤s300、在衬底与隔离结构上形成字线沟槽；

步骤s400、在字线沟槽中形成穿过有源区及隔离结构的字线，在字线沟槽的深度方向上，使位于有源区上的字线的高度大于至少部分位于隔离结构上的字线的高度。

本公开提供的半导体存储器的制造方法，在字线沟槽的深度方向上，使位于有源区上的字线的高度大于至少部分位于隔离结构上的字线的高度，能够使得相邻的字线上位于隔离结构上的字线与位于有源区上的字线的重叠区域减少，降低了工作状态时隔离结构上的字线对于相邻有源区域的存储晶体管电性的影响，减少了泄露电流，提高了器件刷新时间，增加了半导体器件可靠性。

下面，将对本示例实施方式中半导体结构的制造方法的各步骤进行进一步的说明。

在步骤s100中，提供一衬底。

具体地，如图3所示，提供一半导体衬底10，衬底的材料包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底。

在步骤s200中，在衬底中形成隔离结构，隔离结构在衬底中界定出多个有源区。

具体地，如图3和图9所示，通过浅槽隔离技术(shallowtrenchisolation，sti)对半导体衬底进行隔离，在半导体衬底上形成浅沟槽隔离沟槽，浅沟槽隔离沟槽的深度可为28nm～32nm，接着在刻蚀出的浅沟槽隔离沟槽中采用化学气相沉积(cvd)、物理气相沉积(pvd)或其他的沉积技术形成隔离结构20。隔离结构20隔离出的多个有源区101，可以为但不仅限于如图1所示的呈阵列排布。其中，隔离结构20的材料可以包括氮化硅或氧化硅等绝缘材料。作为示例，有源区101内形成有mos器件(未示出)，mos器件包括栅极、源极及漏极，源极与漏极分别位于栅极相对的两侧。

在步骤s300中，在衬底与隔离结构上形成字线沟槽。

具体地，包括步骤s310和步骤s320：

在步骤s310中，对有源区进行刻蚀，形成第一预设深度的第一沟槽。

具体地，如图4和图10所示，在衬底10与隔离结构20的上表面上形成光刻胶层，接着通过曝光显示在光刻胶层上形成字线的图案70，接着通过形成图案的光刻胶层对有源区101进行刻蚀，选取与有源区101材料对应的刻蚀液，避免对隔离结构20造成刻蚀。或者，采用各向异性的干式蚀刻工艺蚀刻有源区101，在有源区101上形成第一沟槽。

在步骤s320中，对隔离结构进行刻蚀，至少部分区域形成第二预设深度的第二沟槽，第一沟槽与第二沟槽连通形成字线沟槽，第一预设深度大于第二预设深度。

具体地，如图5和图11所示，通过形成图案的光刻胶层对隔离结构20进行刻蚀，首先采用各向同性刻蚀对隔离结构20进行刻蚀，以在隔离结构20上形成宽度较大的开口。可采用各向同性刻蚀将隔离结构20向下刻蚀10nm左右，以使隔离结构20上形成宽度为20nm～35nm的开口。

接着，如图6、图12与图14所示，采用各向异性刻蚀对隔离结构20继续从开口向下进行刻蚀，可采用各向异性刻蚀将隔离结构20向下刻蚀90nm左右，以在至少部分区域形成第二预设深度的第二沟槽，如图14所示，隔离结构20上的字线沟槽靠近有源区101的区域的深度大于有源区101上的字线沟槽的深度。在隔离结构20行形成第二沟槽后，第二沟槽与第一沟槽连通形成字线沟槽40，第一预设深度大于第二预设深度，也就是说，第一沟槽的深度大于100nm。

本领域技术人员应当清楚，隔离结构20的宽度应大于32nm，以保证在隔离结构上形成第二沟槽后，第二沟槽的内壁与有源区101之间还具有隔离结构材料，以形成第二沟槽与有源区101的绝缘。

在步骤s400中，在字线沟槽中形成穿过有源区及隔离结构的字线，在字线沟槽的深度方向上，使位于有源区上的字线的高度大于至少部分位于隔离结构上的字线的高度。

具体地，包括步骤s410和步骤s420：

在步骤s410中，在字线沟槽的内壁上形成栅极氧化层。

具体地，如图7与图13所示，可采用化学气相沉积、物理气相沉积或其他的沉积技术在字线沟槽40的内壁上形成栅极氧化层50，其中，栅极氧化层50在位于字线沟槽40内底部的部分呈现u型状，栅极氧化层50的厚度可为5nm～6nm。或者，采用热氧化工艺，氧化部分字线沟槽40的内表面，以形成一栅极氧化层50于字线沟槽40的内表面。其中，栅极氧化层50采用为例如二氧化硅等绝艳材料。

在步骤s420中，在字线沟槽内形成字线。

具体地，如图8和图14所示，可通过化学气相沉积法、物理气相沉积法或其他方式，在字线沟槽40的内表面上的栅极氧化层50上形成金属字线30。形成字线30的导电材料包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合，本领域技术人员还可选取其他导电材料，本公开对此不做限制。由于第二沟槽与第一沟槽连通形成字线沟槽40，且第一预设深度大于第二预设深度，因此使位于有源区101上的字线30的高度大于至少部分位于隔离结构20上的字线30的高度，能够使相邻的字线30上位于隔离结构20上的字线30与位于有源区101上的字线30的重叠区域减少，降低了工作状态时隔离结构上的字线30对于相邻有源区101域的存储晶体管电性的影响，减少了泄露电流，提高了器件刷新时间，增加了半导体器件可靠性。

此外，半导体结构的制造方法还包括：形成顶部保护层。

具体的，如图8和图14所示，在形成字线30后，然后通过采用化学气相沉积、物理气相沉积或其他的沉积技术形成顶部保护层60，顶部保护层60完全覆盖衬底10的有源区101、隔离结构20以及字线30。其中，顶部保护层60为绝缘氧化物，例如氧化硅或碳化硅，本申请对此不做限制。

应当注意，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本公开上述提供的具埋入式栅极线的半导体结构，可应用于例如金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor，mosfet)、绝缘栅阻隔型双极晶体管(insulatedgatebipolartransistor，igbt)或结场效应晶体管(junctionfieldeffecttransistor，jfet)等。通过使相邻的字线上位于隔离结构上的字线与位于有源区上的字线的重叠区域减少，降低了工作状态时隔离结构上的字线对于相邻有源区域的存储晶体管电性的影响，减少了泄露电流，提高了器件刷新时间，增加了半导体器件可靠性。

本公开还提供了一种半导体存储器，包括上述的半导体结构。该半导体存储器可为计算存储器(例如，dram、sram、ddr3sdram、ddr2sdram、ddrsdram等)、消费型存储器(例如，ddr3sdram、ddr2sdram、ddrsdram、sdrsdram等)、图形存储器(例如，ddr3sdram、gddr3sdmra、gddr4sdram、gddr5sdram等)、移动存储器等等。其具有的有益效果可参照上述对半导体结构叙述，在此不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。