半导体装置的制作方法

本公开涉及半导体装置，尤其涉及具备纵向场效应晶体管的半导体装置。

背景技术：

在包括纵向场效应晶体管等晶体管的半导体装置中，被期待提高esd(electro－staticdischarge：静电放电)耐量。例如，在专利文献1公开了与第1纵向mos晶体管并联连接栅极和源极短路的第2纵向mos晶体管的构成。

(现有技术文献)

(专利文献)

专利文献1∶日本特开2009－16725号公报

在半导体装置中，除了所述esd耐量之外，还期待提高二次击穿耐量。

技术实现要素：

于是本公开的目的在于，提供一种能够提高esd耐量与二次击穿耐量这双方的半导体装置。

本发明涉及的半导体装置，具备：第1晶体管，是纵向场效应晶体管；第2晶体管，是纵向晶体管；以及第1二极管，所述第1晶体管具有：第1导电型的漂移层，被形成在半导体基板上；第2导电型的第1体层，被形成在所述漂移层的表面，所述第2导电型与所述第1导电型不同；所述第1导电型的第1源极层，被形成在所述第1体层的表面；第1源极电极，与所述第1源极层电连接；多个第1沟部，在与所述半导体基板的上表面平行的第1方向上延伸，并且有选择地形成，所述多个第1沟部的深度为从所述漂移层的上表面贯通所述第1体层到达所述漂移层的一部分为止；第1栅极绝缘膜，以覆盖所述第1沟部的表面的至少一部分的方式形成；第1栅极导体，被形成在所述第1栅极绝缘膜上；以及第1连接部，将所述第1体层与所述第1源极电极电连接，所述第2晶体管具有：所述第2导电型的第2体层，被形成在所述漂移层的表面；所述第1导电型的第2源极层，被形成在所述第2体层的表面，与所述第1源极电极电连接；以及第2连接部，将所述第2体层与所述第1源极电极电连接，所述第1二极管，在所述第1源极电极与所述第1栅极导体之间电连接，第2阻抗比第1阻抗大，所述第2阻抗是在所述第2连接部以及所述第2体层的路径中，从所述第1源极电极到所述第2体层中阻抗成为最大的位置为止的阻抗，所述第1阻抗是在所述第1连接部以及所述第1体层的路径中，从所述第1源极电极到所述第1体层中阻抗成为最大的位置为止的阻抗。

通过上述，使第1晶体管的第1阻抗变小从而能够提高二次击穿耐量。此外，使第2晶体管的第2阻抗变大，从而在浪涌施加时使第2晶体管导通。这样能够提高esd耐量。因而能够兼顾esd耐量与二次击穿耐量。

本公开提供一种能够提高esd耐量与二次击穿耐量这双方的半导体装置。

附图说明

图1是实施方式涉及的半导体装置的电路图。

图2是实施方式涉及的半导体装置的上面透视图。

图3是实施方式涉及的第1晶体管至第4晶体管的截面图。

图4是实施方式涉及的二极管的上面透视图。

图5是实施方式涉及的二极管的截面图。

图6是实施方式涉及的第1晶体管的大致单位构成的平面图。

图7是实施方式涉及的第1晶体管的大致单位构成的斜视图。

图8是实施方式涉及的第2晶体管的大致单位构成的平面图。

图9是实施方式涉及的第2晶体管的大致单位构成的斜视图。

图10是模式地示出实施方式涉及的第1晶体管以及第2晶体管的构成以及电路的图。

图11是示出实施方式中的第2阻抗的例子的平面图。

图12是示出实施方式涉及的相对于sb比的esd耐量的图表。

图13是示出实施方式涉及的相对于sb比的二次击穿耐量的图表。

图14是实施方式涉及的第1晶体管的大致单位构成的平面图。

图15是实施方式涉及的第1晶体管的大致单位构成的斜视图。

图16是实施方式涉及的第2晶体管的大致单位构成的平面图。

图17是实施方式涉及的第2晶体管的大致单位构成的斜视图。

图18是示出实施方式中的第2阻抗的例子的平面图。

图19是实施方式涉及的第2晶体管的大致单位构成的平面图。

图20是实施方式涉及的第2晶体管的大致单位构成的斜视图。

图21是实施方式涉及的第2晶体管的大致单位构成的平面图。

图22是实施方式涉及的第2晶体管的大致单位构成的斜视图。

具体实施方式

另外，以下说明的实施方式都是示出本公开的一个具体例子。以下实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置、以及连接形式等都是一个例子，主旨并非限定本公开。此外，以下的实施方式中的构成要素中，示出最上位概念的技术方案没有记载的构成要素，作为任意的构成要素来说明。

此外，各图是示意图，并非是严谨的图示。因此，例如在各图中缩尺等也并非一致。此外，在各图中，关于构成要素的角部以及边以直线状来记载，但是本公开包含因为制造上的理由，角部以及边弯曲的情况。

在各图中，实质上具有同样的功能的构成要素用共同的参考符号来示出，有时省略说明或简化说明。

在本公开中“a与b电连接”包括a与b经由布线而直接连接的情况、a与b不经由布线而直接连接的情况、a与b经由电阻成分(电阻元件、电阻布线)间接连接的情况、以及a与b形成在相同的导电层内的情况。

(实施方式)

[1.半导体装置的电路构成]

以下说明本实施方式涉及的半导体装置的结构。本公开涉及的半导体装置是，在半导体基板形成2个纵向mos(metaloxidesemiconductor：金属氧化物半导体)晶体管的、可以朝下安装的csp(chipsizepackage：芯片尺寸封装)型的多晶体管芯片。所述2个纵向mos晶体管是功率晶体管，即沟槽mos型场效应晶体管(fet：fieldeffecttransistor)。

图1是本实施方式涉及的半导体装置1的电路构成的电路图。

如图1所示，半导体装置1具有：第1栅极端子g1(以下记为栅极端子g1)、第2栅极端子g2(以下记为栅极端子g2)、第1源极端子s1(以下记为源极端子s1)、第2源极端子s2(以下记为源极端子s2)、第1晶体管t1、第2晶体管t2、第3晶体管t3、第4晶体管t4、第1二极管zd1、第2二极管zd2。

第1晶体管t1、第2晶体管t2、第3晶体管t3以及第4晶体管t4是纵向场效应晶体管，第1二极管zd1以及第2二极管zd2，例如是齐纳二极管。

第1晶体管t1具有第1栅极导体118(后述)、第1源极电极115(后述)以及共用漏极电极dc，第1栅极导体118与栅极端子g1电连接，第1源极电极115与源极端子s1电连接。

第2晶体管t2具有第2栅极导体128(后述)、第1源极电极115以及共用漏极电极dc，第2栅极导体128与源极端子s1电连接。

第3晶体管t3具有第3栅极导体138(后述)、第2源极电极135(后述)以及共用漏极电极dc，第3栅极导体138与栅极端子g2电连接，第2源极电极135与源极端子s2电连接。

第4晶体管t4具有第4栅极导体148(后述)、第2源极电极135以及共用漏极电极dc，第4栅极导体148与源极端子s2电连接。

第1二极管zd1，在栅极端子g1与源极端子s1之间电连接，第2二极管zd2，在栅极端子g2与源极端子s2之间电连接。

[2.半导体装置的构成]

图2是本实施方式涉及的半导体装置1的上面透视图。

另外，以下如图2所示，与半导体基板的上表面平行的第1方向记为x方向，与半导体基板的上表面平行并且与x方向正交的第2方向记为y方向，与半导体基板的上表面垂直的第3方向记为z方向。

图2所示，在半导体装置1中沿着y方向，以栅极端子g1、源极端子s1、源极端子s2、栅极端子g2的顺序配置了这些端子。此外，沿着y方向，以第1晶体管t1、第2晶体管t2、第4晶体管t4、第3晶体管t3的顺序配置了这些晶体管。

半导体装置1具有第1源极电极115、第2源极电极135、第1栅极电极118a、第2栅极电极138a、第1栅极布线118b、第2栅极布线138b。

半导体装置1的表面被保护膜覆盖，对半导体装置1进行平面视时，第1源极电极115、第2源极电极135、第1栅极电极118a以及第2栅极电极138a的各自一部分区域的保护膜开口，各自的该开口区域成为源极端子s1、源极端子s2、栅极端子g1以及栅极端子g2。

第1栅极布线118b、第2栅极布线138b分别是将第1栅极电极118a与第1栅极导体118、第2栅极电极138a与第3栅极导体138电连接的布线。

此外，虽然在图2中没有示出，但是在第1栅极电极118a与第1源极电极115之间的区域形成有第1二极管zd1，在第2栅极电极138a与第2源极电极135之间的区域形成有第2二极管zd2。

图3是图2示出的a0－a1面的截面图。

如图3所示，第1晶体管t1具有半导体基板111、第1导电型的漂移层112、第2导电型的第1体层113、第1导电型的第1源极层114、第1源极电极115、第1沟部116、第1栅极绝缘膜117、第1栅极导体118。

半导体基板111，由包含第1导电型的杂质的硅构成，例如可以是n型的硅基板，在这里设第1导电型是n型、与第1导电型不同的第2导电型是p型。第1导电型的杂质例如可以是砒霜、磷，第2导电型的杂质例如可以是硼。

此外，半导体基板111是作为第1晶体管t1、第2晶体管t2、第3晶体管t3以及第4晶体管t4各自的漏极电极来发挥作用的共用漏极电极dc。

漂移层112是被形成在半导体基板111上，包含浓度比半导体基板111的第1导电型的杂质的浓度低的第1导电型的杂质的半导体层，例如可以由外延成长来形成。

第1体层113是在漂移层112的表面，通过杂质注入来形成的、包含第2导电型的杂质的半导体层。

第1源极层114是在第1体层113的表面，通过杂质注入来形成的、包含第1导电型的杂质的半导体层。

第1源极电极115，与第1源极层114的表面相接而形成，并且与第1源极层114以及第1体层113电连接。第1源极电极115，例如由包含铝、铜、金、银中的任一个以上的金属材料来构成。

第1沟部116，在x方向上延伸，并且有选择地形成，该第1沟部116的深度为从漂移层112的表面贯通第1体层113，到达漂移层112的一部分为止。

第1栅极绝缘膜117，以覆盖第1沟部116表面的至少一部分的方式而形成。第1栅极导体118，被形成在第1栅极绝缘膜117上。

如图3所示，第2晶体管t2具有半导体基板111、第1导电型的漂移层112、第2导电型的第2体层123、第1导电型的第2源极层124、第1源极电极115、第2沟部126、第2栅极绝缘膜127、第2栅极导体128。

第2体层123是在漂移层112的表面，通过杂质注入来形成的、包含第2导电型的杂质的半导体层，其与第1源极电极115电连接。

第2源极层124是在第2体层123的表面，通过杂质注入来形成的、包含第1导电型的杂质的半导体层，其与第1源极电极115电连接。

第2沟部126，在x方向上延伸，并且有选择地形成，该第2沟部126的深度为从漂移层112的表面贯通第2体层123，到达漂移层112的一部分为止。

第2栅极绝缘膜127，以覆盖第2沟部126表面的至少一部分的方式而形成。第2栅极导体128，被形成在第2栅极绝缘膜127上。

多个第2沟部126的排列的间距(y方向的配置周期)，可以与多个第1沟部116的排列的间距(pitch)相同。在这个情况下，第2晶体管t2的构成可以与第1晶体管t1的构成相同，所以能够容易设计以及制造第2晶体管t2。

第3晶体管t3以及第4晶体管t4，分别具有与第1晶体管t1以及第2晶体管t2同样的构成，均具有与第1晶体管t1以及第2晶体管t2共同的半导体基板111以及漂移层112。

第3晶体管t3的第3体层133、第3源极层134、第2源极电极135、第3沟部136、第3栅极绝缘膜137以及第3栅极导体138，分别与第1晶体管t1的第1体层113、第1源极层114、第1源极电极115、第1沟部116、第1栅极绝缘膜117以及第1栅极导体118对应，第4晶体管t4的第4体层143、第4源极层144、第2源极电极135、第4沟部146、第4栅极绝缘膜147以及第4栅极导体148，分别与第2晶体管t2的第2体层123、第2源极层124、第1源极电极115、第2沟部126、第2栅极绝缘膜127以及第2栅极导体128对应。

图4是第1二极管zd1(第2二极管zd2)的上面透视图，图5是图4示出的b0－b1面的截面图。

如图5所示，第1二极管zd1以及第2二极管zd2是在漂移层112上隔着绝缘层来形成(在图5未图示)的双向齐纳二极体，该双向齐纳二极体由第1导电型的多晶硅层与第2导电型的多晶硅层组合构成。

图4以及图5所示，第1二极管zd1，由在水平方向(x方向或y方向)上排列配置的、第1导电型的多晶硅层的层171a、层173a以及层175a、以及第2导电型的多晶硅层的层172a以及层174a构成。在层171a～层175a上形成有绝缘膜180a，层171a经由连接部176a与第1源极电极115接触连接，层175a经由连接部177a与第1栅极电极118a接触连接。

此外，第2二极管zd2具有与所述第1二极管zd1同样的构成，层171b经由连接部176b与第2源极电极135接触连接，层175b经由连接部177b与第2栅极电极138a接触连接。

[3.半导体装置的浪涌施加时的动作]

下面说明本实施方式涉及的半导体装置1能够提高esd耐量的原理。

首先考虑在没有设置第2晶体管t2的情况下，向源极端子s2与栅极端子g1之间施加正浪涌电压时(以下有时记为s2－g1间浪涌时)。在这个情况下，浪涌电流从源极端子s2经由第3体层133能够流到漂移层112以及半导体基板111。但是第1晶体管t1为截止状态，没有形成导通通道，在第1晶体管t1的二次击穿耐量高的条件下，由漂移层112、第1体层113以及第1源极层114构成的寄生双极晶体管没有导通，所以向漂移层112以及半导体基板111与第1栅极导体118之间的第1栅极绝缘膜117施加高电压而被破坏。换言之，在没有设置第2晶体管t2的情况下，第1晶体管t1的二次击穿耐量高的条件下，半导体装置的esd耐量变低。

对于此，在本实施方式涉及的半导体装置1中，设置二次击穿耐量比第1晶体管t1的二次击穿耐量低的第2晶体管t2，所以即使在第1晶体管t1的二次击穿耐量高的条件下，在s2－g1间浪涌时，第1栅极绝缘膜117不被破坏。

具体而言，在s2－g1间浪涌时的浪涌电流，以源极端子s2、第3体层133、漂移层112以及半导体基板111、晶体管t2的寄生双极晶体管tp2(漂移层112、第2体层123以及第2源极层124)、二极管zd1、栅极端子g1的路径的顺序来流动，所以第1栅极绝缘膜117不被施加高电压，不被破坏。

此外，第2晶体管t2，由于第1源极电极115与第2栅极导体128电短路连接，在半导体装置1正常动作时维持截止状态，所以在第1晶体管t1的正常动作时不产生影响。

以上说明了在s2－g1间浪涌时的第1晶体管t1与第2晶体管t2的关系，关于向源极端子s1与栅极端子g2之间进行正电压浪涌施加时(以下有时记为s1－g2间浪涌时)的第3晶体管t3与第4晶体管t4的关系也相同。

如上所述，在本实施方式的构成中，设置二次击穿耐量比第1晶体管t1(第3晶体管t3)的二次击穿耐量低的第2晶体管t2(第4晶体管t4)，所以即使在第1晶体管t1(第3晶体管t3)的二次击穿耐量高的情况下，也能够提高半导体装置的esd耐量。换言之，能够提高第1晶体管t1以及第3晶体管t3的二次击穿耐量以及提高半导体装置的esd耐量的双方。

此外，如图2以及图3所示，在平面视时，第2晶体管t2，被配置在栅极端子g1与源极端子s2之间，第4晶体管t4，被配置在栅极端子g2与源极端子s1之间。

从而，在s2－g1间浪涌时的浪涌电流，按照源极端子s2、第3体层133、漂移层112以及半导体基板111、晶体管t2的寄生双极晶体管(漂移层112、第2体层123以及第2源极层124)、二极管zd1、栅极端子g1的路径的顺序流动，在与第1栅极绝缘膜117隔开的位置上流动，所以能够减少由浪涌电流给第1栅极绝缘膜117带来的损坏。换言之，通过追加第2晶体管t2，从而能够从s2－g1间浪涌时的浪涌电流路径，排除第1栅极绝缘膜117附近的半导体区域(第1体层113)。此外，在s1－g2间浪涌时，也同样能够减少对第3栅极绝缘膜137的损坏。因而，能够提高半导体装置的esd耐量。

此外，如图2以及图3所示，在平面视时，第2晶体管t2以及第4晶体管t4，被配置在第1晶体管t1与第3晶体管t3之间。

从而，在s2－g1间浪涌时的浪涌电流，按照源极端子s2、第4体层143、漂移层112以及半导体基板111、晶体管t2的寄生双极晶体管(漂移层112、第2体层123以及第2源极层124)、二极管zd1、栅极端子g1的路径的顺序流动，在与第1栅极绝缘膜117以及第3栅极绝缘膜137隔开的位置上流动，所以能够减少由浪涌电流给第1栅极绝缘膜117以及第3栅极绝缘膜137带来的损坏。换言之，通过追加第2晶体管t2之外还追加第4晶体管t4，从而能够从s2－g1间浪涌时的浪涌电流路径，排除第1栅极绝缘膜117附近的半导体区域(第1体层113)以及第3栅极绝缘膜137附近的半导体区域(第3体层133)。此外，在s1－g2间浪涌时，也同样能够减少对第1栅极绝缘膜117以及第3栅极绝缘膜137的损坏。因而，能够提高半导体装置的esd耐量。

此外，在s2－g1间浪涌时的浪涌电流路径即第1二极管zd1，如上所述，被形成在漂移层112上的隔着绝缘层的位置的、最接近第1栅极电极118a和第1源极电极115的区域。

从而，从s2－g1间浪涌时的浪涌电流路径，排除第1栅极绝缘膜117附近的半导体区域(第1体层113)，能够对减少第1栅极绝缘膜117的损坏。

此外，在s1－g2间浪涌时的浪涌电流路径即第2二极管zd2，如上所述，被形成在漂移层112上的隔着绝缘层的位置的、最接近第2栅极电极138a和第2源极电极135的区域。

从而，与所述同样，能够减少第3栅极绝缘膜137的损坏。因而，能够提高半导体装置的esd耐量。

[4.晶体管的构成]

接着说明二次击穿耐量比第1晶体管t1的二次击穿耐量低的第2晶体管t2的构成，换句话说，具有比第1晶体管t1的寄生双极晶体管tp1容易导通的寄生双极晶体管tp2的第2晶体管t2的构成。

(mos正交型)

图6以及图7分别是在半导体装置1的x方向以及y方向上重复形成的、第1晶体管t1的大致单位构成的平面图以及斜视图。图8以及图9同样分别是第2晶体管t2的大致单位构成的平面图以及斜视图。

另外，在图6～图9不图示半导体基板111、第1源极电极115以及第2源极电极135。此外，以下示出的平面图以及斜视图中，同样不图示半导体基板111、第1源极电极115以及第2源极电极135。

如图6以及图7所示，第1晶体管t1，具有将第1体层113与第1源极电极115电连接的第1连接部113a。第1连接部113a是第1体层113内的没有形成第1源极层114的区域，与第1体层113同样包含第2导电型的杂质。第1源极层114与第1连接部113a，在x方向上交替地重复配置。

如图8以及如图9所示，第2晶体管t2，具有将第2体层123与第1源极电极115电连接的第2连接部123a。第2连接部123a是第2体层123内的没有形成第2源极层124的区域，与第2体层123同样包含第2导电型的杂质。第2源极层124与第2连接部123a，在x方向上交替地重复配置。

在此设为如下，在x方向上，第2源极层124的长度(以下有时记为ls2)，比第1源极层114的长度(以下有时记为ls1)长。此时，在x方向上，第2体层123的长度(以下有时记为lb2)与第1体层113的长度(以下，有时记为lb1)相同的情况下，ls2与lb2的比即ls2/lb2，比ls1与lb1的比即ls1/lb1大。另外，下面将比ls1/lb1以及比ls2/lb2，称为sb比。

在半导体装置1中的各个部的大小的例子如下，漂移层112的厚度是大约2.5μm、第1体层113的厚度是大约1.0μm、第1源极层114的厚度是大约0.5μm、第1沟部116的宽度(y方向的长度)是大约0.3μm、第1沟部116的间隔(图7的w1)是大约0.2μm、lb1以及lb2是大约1.0μm、sb比为6的情况下的ls1是大约6.0μm、sb比为24的情况下的ls2是大约24μm。

图10是用于说明第1晶体管t1以及第2晶体管t2的寄生双极晶体管的动作的图。

如图10所示，第1晶体管t1的寄生双极晶体管tp1的基极电阻rb1，按照ls1而被决定，第2晶体管t2的寄生双极晶体管tp2的基极电阻rb2，按照ls2而被决定，所以ls2比ls1大时，则基极电阻rb2比基极电阻rb1大。在这里，基极电阻rb2比基极电阻rb1大是指，在从第2连接部123a到第2体层123的路径中，从第1源极电极115到第2体层123中阻抗成为最大的位置为止的阻抗即基极电阻rb2(以下有时记为第2阻抗)，比从第1连接部113a到第1体层113的路径中，从第1源极电极115到第1体层113中阻抗成为最大的位置为止的阻抗即基极电阻rb1(以下有时记为第1阻抗)大。

图11是示出在第2晶体管t2，成为第2阻抗值的位置的成像的平面图，成为第2阻抗值的位置是离第2连接部123a最远的位置，平面视时成为位置151的位置，深度方向(－z方向)成为第2体层123的最深位置(未图示)。在这里，位置151是在x方向上的第2源极层124的中心位置，所以ls2越大，并且sb比ls2/lb2越大，则第2阻抗也越大。另外，这个考察针对在第1晶体管t1中的第1阻抗值也同样。

如上所述，使ls2设为比ls1大，基极电阻rb2设为比基极电阻rb1大，此外，将sb比ls2/lb2设为比sb比ls1/lb1大，则寄生双极晶体管tp2能够比寄生双极晶体管tp1更容易导通。

这样，在本实施方式涉及的半导体装置1中，主体晶体管(第1晶体管t1)的sb比被设定地较小，确保主体晶体管的高二次击穿耐量，并且设置有在正常动作时不动作，且sb比被设定为较大的esd保护用晶体管(第2晶体管t2)，确保半导体装置1的esd耐量，所以能够确保二次击穿耐量和确保esd耐量的双方。

图12是示出在半导体装置1的试制实验中，第2晶体管t2的相对于sb比的hbm(humanbodymodel)模式下的esd耐量特性的图，图13是示出施加电流值设为13a的情况下的、第1晶体管t1的相对于sb比的二次击穿耐量特性的图。

根据图12能够知道将第2晶体管t2的sb比设为24以上时，esd耐量能够成为3000v以上，此外，根据图13能够知道将第1晶体管t1的sb比设为6以下时，二次击穿耐量能够成为14v以上。另外，3000v以上的esd耐量值以及14v以上的二次击穿耐量值是，作为产品规格而要求的值。

因而，ls2可以是lb2的24倍以上。此外，ls1可以是lb1的6倍以下。

另外，在上述中，将第1连接部113a以及第2连接部123a说明为，包含第2导电型的杂质的半导体，但是也可以是一方或双方为第1源极电极115。尤其将第1连接部113a设为第1源极电极115，将第2连接部123a设为包含第2导电型的杂质的半导体时，能够容易使第2阻抗值变大。

(mos平行型)

在上述中，如图6以及图7等所示说明了第1源极层114通过第1连接部113a，在第1栅极导体118的延伸方向(x方向)上被分割的例子(以下有时记为正交型)，但是关于第1源极层114在与第1栅极导体118的延伸方向正交的方向(y方向)上被分割的构成(以下有时记为平行型)上，也能够适用同样的方法。

图14以及图15分别是在半导体装置1的x方向以及y方向上重复形成的、平行型的第1晶体管t1的大致单位构成的平面图以及斜视图。图16以及图17同样是平行型的第2晶体管t2的大致单位构成的平面图以及斜视图。

在平行型的第1晶体管t1中，如图14以及图15所示，在相邻的第1沟部116之间，沿着y方向配置有多个在x方向上延伸的第1源极层114。第1连接部，在相邻的第1沟部116之间的相邻的第1源极层114之间，在x方向上延伸地配置。具体而言，在相邻的第1沟部116之间的相邻的第1源极层114之间，形成沟部116a，在该沟部116a内嵌入第1源极电极115(图14以及图15中未图示)。在这个沟部116a嵌入的第1源极电极115相当于第1连接部。

在平行型的第2晶体管t2中，如图16以及图17所示，第2连接部，在相邻的第2沟部126之间，沿着x方向周期性地配置有多个。具体而言，沿着x方向周期性地形成沟部126a，在该沟部126a内嵌入第1源极电极115(图16以及图17中未图示)。在这个沟部126a嵌入的第1源极电极115，相当于第2连接部。

如图16以及图17所示，在这个平行型的第2晶体管t2中的sb比是，在x方向上，沟部126a的间隔ls2与沟部126a的长度lb2的比。

图18是示出在平行型的第2晶体管t2，成为第2阻抗值的位置的成像的平面图，成为第2阻抗值的位置是离沟部126a最远的位置，平面视时成为位置152的位置，深度方向(－z方向)成为第2体层123的最深位置(未图示)。在这里，位置152是在x方向上的第2源极层124的中心位置，所以ls2越大，并且sb比ls2/lb2越大，则第2阻抗也越大。另外，参考图14，成为平行型的第1晶体管t1中的第1阻抗值的位置是离沟部116a最远的位置，在平面视时，成为第1源极层114与第1沟部116的界面的第1源极层114侧，深度方向(－z方向)成为第1体层113的最深位置。

此外，在平行型的构成中，也能够获得与图12示出的特性同样的esd耐量特性。因而，ls2可以是lb2的24倍以上。

另外，在图15以及图17示出的例子中被说明为，在沟部116a以及沟部126a内嵌入第1源极电极115，但是其一方或双方可以嵌入包含第2导电型的杂质的半导体层。尤其是将沟部116a内设为第1源极电极115，将沟部126a内设为包含第2导电型的杂质的半导体层时，能够容易使第2阻抗值变大。

(双极型)

上述第2晶体管t2以及第4晶体管t4，在图8以及图9是正交型、在图16以及图17是平行型的纵向mos晶体管的构成，然而可以均为纵向双极晶体管的构成，图19以及图20的正交型、图21以及图22是平行型的大致单位构成的平面图以及斜视图。

图19、图20、图21以及图22示出的构成，分别是相对于图8、图9、图16以及图17示出的构成，第2栅极绝缘膜127以及第2栅极导体128被替换为绝缘层129，漂移层112、第2体层123以及第2源极层124，分别相当于纵向双极晶体管的集电极层，基极层以及发射极层，半导体基板111相当于集电极、第2体层123的一部分(位置151或位置152的最深部)相当于基极、第1源极电极115相当于发射极。

这些构成，与图8、图9、图16以及图17示出的第2晶体管t2为纵向mos晶体管构成的情况下的，只存在寄生双极晶体管tp2的状态相等，所以能够实现第2晶体管t2为纵向mos晶体管构成的情况下同样的效果。

另外，第2沟部126内的构成，不必一定是配置绝缘层129，只要是第2晶体管t2的栅极功能无效的结构就可以。

此外，优选的是第1体层113与第2体层123绝缘分离，但是可以在不影响实际动作的范围内导通。

另外，上述的晶体管构成的说明中，作为代表说明了第1晶体管t1以及第2晶体管t2的构成，关于第3晶体管t3以及第4晶体管t4的构成也可以同样。

换言之，可以将上述中的第1晶体管t1、寄生双极晶体管tp1、第1体层113、第1连接部113a、第1源极层114、第1沟部116、第2晶体管t2、寄生双极晶体管tp2、第2体层123、第2连接部123a、第2源极层124、第2沟部126以及第1源极电极115，置换为第3晶体管t3、寄生双极晶体管tp3、第3体层133、第3连接部、第3源极层134、第3沟部136、第4晶体管t4、寄生双极晶体管tp4、第4体层143、第4连接部、第4源极层144、第4沟部146以及第2源极电极135。

如上所述，第2晶体管t2，被形成在半导体基板111上，所述第2晶体管是与寄生晶体管tp1独立的纵向晶体管(mos晶体管、或双极晶体管)，具有第1电极(漏极电极或集电极)、第2电极(源极电极或发射极)以及第3电极(栅极电极或基极)，第1电极是共用漏极电极dc，第3电极，对第1电极与第2电极之间的导通进行控制，第3电极，与第2源极电极电连接。

如上所述，第4晶体管t4，被形成在半导体基板111上，所述第4晶体管t4是与寄生晶体管tp3独立的纵向晶体管(mos晶体管、或双极晶体管)，具有第4电极(漏极电极或集电极)、第5电极(源极电极或发射极)以及第6电极(栅极电极或基极)，第4电极是共用漏极电极dc，第6电极，对第4电极与第5电极之间的导通进行控制，第6电极，与第5源极电极电连接。

[5.使第2阻抗变大的方法]

接着说明使第2阻抗比第1阻抗变大的方法。下面的<方法1>如上所述，下面列举了其他的方法例子。

<方法1>ls2比ls1大。

<方法2>在y方向上的、相邻的第2沟部126的间隔，比相邻的第1沟部116的间隔窄。

<方法3>第2体层123的厚度(z方向上的长度)，比第1体层113的厚度薄。

<方法4>第2体层123的比电阻，比第1体层113的比电阻高。

<方法5>第2体层123的第2导电型的杂质浓度，比第1体层113的第2导电型的杂质浓度低。

<方法6>构成第2连接部123a的半导体层的杂质浓度，比构成第1连接部113a的半导体层的杂质浓度低。

<方法7>第2连接部123a，以比第1连接部113a的阻抗高的方式包含高电阻层。该高电阻层，例如是多晶硅。

在所述各个方法中，ls1以及ls2，可以替换为ls3以及ls4，第1体层113以及第2体层123，可以替换为第3体层133以及第4体层143，第1沟部116以及第2沟部126，可以替换为第3沟部136以及第4沟部146，第2连接部123a以及第2体层123，可以替换为第4连接部以及第4体层143。

<方法2>可以适用于正交型晶体管构成，<方法3>～<方法7>可以适用于正交型晶体管构成以及平行型晶体管构成。

此外，<方法1>～<方法7>，可以分别单独地适用，也可以将能够适用的多个方法进行组合来适用，在任何情况下，都能够使第2阻抗比第1阻抗大。此外，<方法1>～<方法7>，在第2晶体管t2以及第4晶体管t4是纵向双极晶体管时也能适用。

此外，在图7、图9、图15、图17、图20以及图22示出的第1晶体管t1或第2晶体管t2，可以在第1源极层114、第2源极层124、第1连接部113a、第2连接部123a上，层叠包含第2导电型的杂质的半导体层与绝缘膜的任一方或者双方而被形成。

此外，可以在第1沟部116内的第1栅极导体118上、第2沟部126内的第2栅极导体128上、第3沟部136内的第3栅极导体138上、第4沟部146内的第4栅极导体148上形成绝缘层。

本公开能够适用于具备纵向场效应晶体管的csp型的半导体装置等。

符号说明

111半导体基板

112漂移层

113第1体层

113a第1连接部

114第1源极层

115第1源极电极

116第1沟部

116a沟部

117第1栅极绝缘膜

118第1栅极导体

118a第1栅极电极

118b第1栅极布线

123第2体层

123a第2连接部

124第2源极层

126第2沟部

126a沟部

127第2栅极绝缘膜

128第2栅极导体

129绝缘层

133第3体层

134第3源极层

135第2源极电极

136第3沟部

137第3栅极绝缘膜

138第3栅极导体

138a第2栅极电极

138b第2栅极布线

143第4体层

144第4源极层

146第4沟部

147第4栅极绝缘膜

148第4栅极导体

171a，172a，173a，174a，175a，171b，172b，173b，174b，175b层

176a，176b，177a，177b连接部

180a，180b绝缘膜

t1，t2，t3，t4晶体管

tp1，tp2寄生双极晶体管

zd1，zd2二极管