半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构的形成方法。


背景技术：

2.在半导体领域中，半导体结构的功能为了得到具有多重功能的半导体结构，需要设计较为复杂的掩膜图形进行图形传递。在半导体制程的前段、中段和后段，常采用多重图形对准技术(self-aligned multiple patterning,简称samp)、反向曝光-刻蚀-曝光-刻蚀工艺(reverse litho-etch-litho-etch,简称rlele)和刻蚀工艺中的一种或多种的组合，形成满足需求的多样半导体结构。
3.然而，随着半导体结构尺寸的进一步缩小，现有光刻技术的精度无法满足半导体结构的尺寸精准度要求。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构的形成方法，以提升半导体结构的尺寸精准度。
5.为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干第一区和第二区，所述第一区和第二区沿平行于待刻蚀层表面的第一方向排列，所述第二区位于相邻的第一区之间，且所述第二区与所述第一区相接；在所述待刻蚀层上形成牺牲层；在所述第一区上的牺牲层内形成若干第一凹槽，若干所述第一凹槽沿平行于待刻蚀层表面的第二方向平行排列，所述第二方向与所述第一方向垂直；在所述第一凹槽侧壁表面形成第一侧墙；对所述第二区上的部分牺牲层进行改性处理，形成第一改性层，所述第一改性层位于相邻第一凹槽之间，且所述第一改性层与所述第一侧墙相接触；形成第一改性层之后，对所述第一区上的部分牺牲层进行改性处理，形成第二改性层，所述第二改性层位于第一区上相邻的第一凹槽之间，且所述第二改性层与所述第一侧墙相接触；形成第二改性层之后，去除所述牺牲层，在第一改性层、第二改性层和第一侧墙之间形成第二凹槽；形成第二凹槽之后，以所述第一改性层、第二改性层和第一侧墙为掩膜刻蚀所述待刻蚀层。
6.可选的，所述改性处理的工艺包括离子注入工艺。
7.可选的，所述牺牲层的材料包括无定形硅。
8.可选的，所述离子注入工艺中的注入离子包括：碳离子、硼离子或氟离子。
9.可选的，所述待刻蚀层包括：基底；位于基底上的器件层，所述器件层包括隔离层和位于隔离层内的器件结构；位于器件层上的硬掩膜层；位于硬掩膜层上的过渡层。
10.可选的，以所述第一改性层、第二改性层和第一侧墙为掩膜刻蚀所述待刻蚀层，直至暴露出所述器件结构顶部表面，在待刻蚀层内形成第三凹槽。
11.可选的，所述第三凹槽的形成方法包括：以所述第一改性层、第二改性层和第一侧墙为掩膜刻蚀所述过渡层，在过渡层内形成初始第三凹槽；刻蚀初始第三凹槽底部的硬掩
膜层，在硬掩膜层内形成次初始第三凹槽；刻蚀次初始第三凹槽底部的器件层，直至暴露出所述器件结构顶部表面，在待刻蚀层内形成第三凹槽。
12.可选的，在过渡层内形成初始第三凹槽之后，刻蚀初始第三凹槽底部的硬掩膜层之前，还包括：去除所述第一改性层、第二改性层和第一侧墙。
13.可选的，在硬掩膜层内形成次初始第三凹槽之后，刻蚀次初始第三凹槽底部的器件层之前，还包括：去除所述过渡层。
14.可选的，形成第三凹槽之后，还包括：在所述第三凹槽侧壁形成第二侧墙；形成第二侧墙之后，在所述第三凹槽内形成导电层。
15.可选的，所述导电层的形成方法包括：在所述第三凹槽内和待刻蚀层表面形成导电材料层；平坦化所述导电材料层，直至暴露出所述待刻蚀层表面，在第三凹槽内形成导电层。
16.可选的，所述导电层的材料包括金属，所述金属包括铜、钨和氮化钛中的一种或多种的组合。
17.可选的，所述第二侧墙的材料包括无机材料，所述无机材料包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、碳化硅、氧化钛、氮化铝、氮化钽和氮化钛中的一种或多种的组合。
18.可选的，所述第一凹槽的形成方法包括：在所述牺牲层上形成第一掩膜层，所述第一掩膜层暴露出部分所述牺牲层表面；以所述第一掩膜层为掩膜刻蚀所述牺牲层，直至暴露出所述待刻蚀层表面，在所述牺牲层内形成第一凹槽。
19.可选的，去除所述牺牲层的工艺包括湿法刻蚀工艺。
20.可选的，所述湿法刻蚀工艺对于牺牲层和第一改性层之间的刻蚀速率比大于1；所述湿法刻蚀工艺对于牺牲层和第二改性层之间的刻蚀速率比大于1。
21.可选的，所述第一侧墙的材料包括无机材料，所述无机材料包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、碳化硅、氧化钛、氮化铝、氮化钽和氮化钛中的一种或多种的组合。
22.可选的，所述第一侧墙的形成方法包括：在所述第一凹槽内壁表面和牺牲层表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述待刻蚀层表面，形成所述第一侧墙。
23.可选的，形成所述侧墙材料层的工艺包括原子层沉积工艺。
24.可选的，所述第一侧墙的厚度范围为：5nm～50nm。
25.可选的，对所述第二区上的部分牺牲层进行改性处理的方法包括：形成第一侧墙之后，在待刻蚀层和牺牲层上形成第二掩膜层，所述第二掩膜层暴露出第二区上的部分牺牲层表面；以所述第二掩膜层为掩膜对所述第二区上的部分牺牲层进行改性处理，形成第一改性层；形成第一改性层之后，去除所述第二掩膜层。
26.可选的，形成第一改性层之后，对所述第一区上的部分牺牲层进行改性处理的方法包括：在待刻蚀层上、牺牲层上和第一改性层上形成第三掩膜层，所述第三掩膜层暴露出第一区上的部分牺牲层表面；以所述第三掩膜层为掩膜对所述第一区上的部分牺牲层进行改性处理，形成第二改性层；形成第二改性层之后，去除所述第三掩膜层。
27.与现有技术相比，本发明的技术方案具有以下有益效果：通过在第二区上形成第一改性层，所述第一改性层位于相邻第一凹槽之间，且所述第一改性层与所述第一侧墙相接触；在第一区上形成第二改性层，所述第二改性层位于第一区上相邻的第一凹槽之间。所
述牺牲层与第一改性层具有较大的刻蚀选择比，所述牺牲层与第二改性层具有较大的刻蚀选择比，从而能够在去除牺牲层的同时对所述第一改性层和第二改性层的损伤较小，所述第一改性层和第二改性层形成的图案能够作为半导体结构的图形进行传递。后续在第一凹槽内和第二凹槽内形成导电层时，所述第一改性层和第二改性层形成的图形精准度较高，从而所述第一改性层和第二改性层的图形能够将各个凹槽内的导电层进行精确隔断，从而提升了半导体结构的尺寸精准度，有利于提升半导体结构的性能。
附图说明
28.图1至图19是本发明实施例中半导体结构形成过程的示意图。
具体实施方式
29.如背景技术所述，现有光刻技术的精度无法满足半导体结构的尺寸精准度要求。
30.具体地，在半导体后段制程中，需要形成结构复杂的导电层以实现半导体结构的多重功能，这就需要采用多次光刻技术以形成所需要的导电层，即需要多张光罩形成多个掩膜层，再对特定的区域进行刻蚀，以在导电层之间形成隔断。然而随着半导体结构尺寸越来越小，需要隔断区域的尺寸也越来越小，现有曝光显影技术形成的掩膜图形位置偏差较大，从而无法形成尺寸精准度较高的半导体结构，进而影响半导体结构性能的提升。
31.为了解决上述问题，本发明技术方案提供一种半导体结构的形成方法，通过对待刻蚀层上的牺牲层进行一次或多次的改性处理，形成改性层，所述改性层和牺牲层具有较大的刻蚀选择比，从而在去除牺牲层时，能够减少光罩的使用，从而简化了工艺流程，节省了生产成本。
32.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
33.图1至图19是本发明实施例中半导体结构形成过程的示意图。
34.请参考图1和图2，图1为图2层沿剖面线aa’方向的结构示意图，图2为图1的俯视图，提供待刻蚀层，所述待刻蚀层包括若干第一区i和第二区ii，所述第一区i和第二区ii沿平行于待刻蚀层表面的第一方向x排列，所述第二区ii位于相邻的第一区i之间，且所述第二区ii与所述第一区i相接。
35.所述待刻蚀层包括：基底100；位于基底100上的器件层101，所述器件层101包括隔离层(未图示)和位于隔离层内的器件结构(未图示)；位于器件层101上的硬掩膜层102；位于硬掩膜层102上的过渡层103。
36.所述器件结构包括晶体管、二极管、三极管或金属导线等。
37.所述基底100的材料包括硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。所述硬掩膜层102的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氮碳氧化硅中的一种或多种的组合。所述过渡层103的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅和氮碳氧化硅中的一种或多种的组合。
38.在本实施例中，所述基底200的材料包括硅；所述硬掩膜层102的材料包括氮化硅；所述过渡层103的材料包括氧化硅。
39.所述过渡层103用于将图形稳定传递到硬掩膜层102，再由硬掩膜层102传递到器
件层101。
40.请参考图3和图4，图3为图4沿剖面线bb’方向的结构示意图，图4为图3的俯视图，在所述待刻蚀层上形成牺牲层104。
41.所述牺牲层104的材料包括无定型材料。
42.在本实施例中，所述牺牲层104的材料包括无定型硅(a-si,amorphous silicon)。
43.所述牺牲层104的材料包括无定型硅(a-si,amorphous silicon)，则在后续对所述牺牲层进行改性处理形成第一改性层和第二改性层，所述牺牲层104与第一改性层具有较大的刻蚀选择比，所述牺牲层104与第二改性层具有较大的刻蚀选择比，从而能够在去除牺牲层104的同时对所述第一改性层和第二改性层的损伤较小，所述第一改性层和第二改性层形成的图案能够作为半导体结构的图形进行传递。
44.请参考图5，在所述牺牲层104上形成第一掩膜层105，所述第一掩膜层105暴露出部分所述第一区i上的牺牲层104表面。
45.在本实施例中，所述第一掩膜层105的材料包括光刻胶。
46.在其它实施例中，所述第一掩膜层包括衬垫层和位于衬垫层上的光刻胶层。
47.请参考图6和图7，图6为图7沿剖面线cc’方向的结构示意图，图7为图6的俯视图，以所述第一掩膜层105为掩膜刻蚀所述牺牲层104，直至暴露出所述待刻蚀层表面，在所述第一区i上的牺牲层104内形成若干第一凹槽106，若干所述第一凹槽106沿平行于待刻蚀层表面的第二方向y平行排列，所述第二方向y与所述第一方向x垂直。
48.刻蚀所述牺牲层104的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
49.在本实施例中，刻蚀所述牺牲层104的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够得到侧壁形貌较为良好的第一凹槽106。
50.形成第一凹槽106之后，去除所述第一掩膜层105。
51.在本实施例中，去除所述第一掩膜层105的工艺包括灰化工艺。
52.请参考图8和图9，图8为图9沿剖面线ee’方向的结构示意图，图9为图8的俯视图，在所述第一凹槽106侧壁表面形成第一侧墙107。
53.所述第一侧墙107的形成方法包括：在所述第一凹槽106内壁表面和牺牲层104表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述待刻蚀层表面，形成所述第一侧墙107。
54.所述第一侧墙107的材料包括无机材料，所述无机材料包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、碳化硅、氧化钛、氮化铝、氮化钽和氮化钛中的一种或多种的组合。形成所述侧墙材料层的工艺包括化学气相沉积(cvd)工艺或原子层沉积(ald)工艺。
55.在本实施例中，所述第一侧墙107的材料包括氧化钛；形成所述侧墙材料层的工艺包括原子层沉积(ald)工艺。
56.所述第一侧墙107用于与后续形成的第二凹槽进行隔离，从而使得后续在第三凹槽内形成的导电层能够隔离开来。
57.在本实施例中，所述第一侧墙107的厚度范围为：5nm～50nm。
58.所述厚度范围的第一侧墙107具有较好的隔离效果，若所述第一侧墙107的厚度小于5nm，则对后续形成的第二凹槽的隔离作用不明显，进而无法较好地隔离后续在第三凹槽
内形成的导电层。
59.请参考图10和图11，图10为图11沿剖面线ff’方向的结构示意图，图11为图10的俯视图，对所述第二区ii上的部分牺牲层104进行改性处理，形成第一改性层108，所述第一改性层108位于相邻第一凹槽106之间，且所述第一改性层108与所述第一侧墙107相接触。
60.对所述第二区ii上的部分牺牲层104进行改性处理的方法包括：在待刻蚀层和牺牲层104上形成第二掩膜层(未图示)，所述第二掩膜层暴露出第二区ii上的部分牺牲层104表面；以所述第二掩膜层为掩膜对暴露出的牺牲层104进行改性处理，形成第一改性层108。
61.所述改性处理的工艺包括离子注入工艺。
62.所述注入离子包括：碳离子、硼离子或氟离子。
63.对所述牺牲层104进行离子注入，离子注入后形成的第一改性层108和牺牲层104具有较大的刻蚀选择比，从而后续在去除所述牺牲层104时，所述去除工艺对所述第一改性层108损伤较小，从而所述第一改性层108能够形成形貌较好且尺寸精准的图形，进而在图形传递至待刻蚀层之后，能够形成形貌较好且尺寸精准的半导体结构。
64.在其它实施例中，对所述牺牲层进行改性处理的工艺包括掺杂工艺。
65.形成第一改性层108之后，去除所述第二掩膜层。
66.请参考图12和图13，图12为图13沿剖面线gg’方向的结构示意图，图13为图12的俯视图，形成第一改性层108之后，对所述第一区i上的部分牺牲层104进行改性处理，形成第二改性层109，所述第二改性层109位于第一区i上相邻的第一凹槽106之间，且所述第二改性层109与所述第一侧墙107相接触。
67.对所述第一区i上的部分牺牲层104进行改性处理的方法包括：在待刻蚀层上、牺牲层104上和第一改性层108上形成第三掩膜层(未图示)，所述第三掩膜层暴露出第一区i上的部分牺牲层104表面；以所述第三掩膜层为掩膜对所述第一区i上的部分牺牲层104进行改性处理，形成第二改性层109。
68.所述改性处理的工艺包括离子注入工艺。
69.所述注入离子包括：碳离子、硼离子或氟离子。
70.对所述牺牲层104进行离子注入，离子注入后形成的第二改性层109和牺牲层104具有较大的刻蚀选择比，从而后续在去除所述牺牲层104时，所述去除工艺对所述第二改性层109损伤较小，所述第二改性层109能够形成形貌较好且尺寸精准的图形，进而在图形传递至待刻蚀层之后，能够形成形貌较好且尺寸精准的半导体结构。
71.在其它实施例中，对所述牺牲层进行改性处理的工艺包括掺杂工艺。
72.形成第二改性层109之后，去除所述第三掩膜层。
73.请参考图14和图15，图14为图15沿剖面线hh’方向的结构示意图，图15为图14的俯视图，形成第二改性层109之后，去除所述第一区i上和第二区ii上的牺牲层104，在第一改性层108、第二改性层109和第一侧墙107之间形成第二凹槽110。
74.去除所述牺牲层104的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或多种的组合。在本实施例中，去除所述牺牲层104的工艺包括湿法刻蚀工艺。
75.所述湿法刻蚀工艺对于牺牲层104和第一改性层108之间的刻蚀速率比大于1；所述湿法刻蚀工艺对于牺牲层104和第二改性层109之间的刻蚀速率比大于1。
76.所述第一改性层108和牺牲层104具有较大的刻蚀选择比，所述第二改性层109和
牺牲层104具有较大的刻蚀选择比，从而在去除所述牺牲层104时，所述去除工艺对所述第二改性层109和第一改性层108损伤较小，所述第一改性层108和第二改性层109形成的图案能够作为半导体结构的图形进行传递。后续在第一凹槽106内和第二凹槽110内形成导电层时，所述第一改性层108和第二改性层109形成的图形精准度较高，从而所述第一改性层108和第二改性层109的图形能够将各个凹槽内的导电层进行精确隔断，从而提升了半导体结构的尺寸精准度，有利于提升半导体结构的性能。
77.接下来，形成第二凹槽110之后，以所述第一改性层108、第二改性层109和第一侧墙107为掩膜刻蚀所述待刻蚀层，直至暴露出所述器件结构顶部表面，在待刻蚀层内形成第三凹槽。
78.请参考图16和图17，图16为图17沿剖面线ii’方向的结构示意图，图17为图16的俯视图，以所述第一改性层108、第二改性层109和第一侧墙107为掩膜刻蚀所述过渡层103，在过渡层103内形成初始第三凹槽(未图示)；形成初始第三凹槽之后，去除所述第一改性层108、第二改性层109和第一侧墙107；去除所述第一改性层108、第二改性层109和第一侧墙107之后，以所述过渡层103为掩膜，对所述硬掩膜层102进行刻蚀，直至暴露出所述器件层101表面，在所述硬掩膜层102内形成次初始第三凹槽(未图示)；形成次初始第三凹槽之后，去除所述过渡层103，以所述硬掩膜层102为掩膜刻蚀所述器件层101，直至暴露出所述器件结构顶部表面，在待刻蚀层内形成第三凹槽111。
79.在本实施例中，刻蚀所述过渡层103的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁较为笔直且形貌良好的初始第三凹槽，使得所述第一改性层108、第二改性层109和第一侧墙107形成的图案传递效果较好。
80.去除所述第一改性层108、第二改性层109和第一侧墙107的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。在本实施例中，去除所述第一改性层108、第二改性层109和第一侧墙107的工艺包括干法刻蚀工艺。
81.在本实施例中，刻蚀所述硬掩膜层102的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁较为笔直且形貌良好的次初始第三凹槽，使得所述第一改性层108、第二改性层109和第一侧墙107形成的图案传递效果较好。
82.去除所述过渡层103的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。在本实施例中，去除所述过渡层103的工艺包括干法刻蚀工艺。
83.在本实施例中，刻蚀所述器件层101的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁较为笔直且形貌良好的第三凹槽111，使得所述第一改性层108、第二改性层109和第一侧墙107形成的图案传递效果较好。
84.请继续参考图16和图17，在所述第三凹槽111侧壁形成第二侧墙112。
85.形成所述第二侧墙114的方法包括：在所述第三凹槽111内壁表面和掩膜层102表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述第三凹槽111底部表面，在第三凹槽111侧壁形成所述第二侧墙112。
86.所述第二侧墙112用于对后续在相邻第三凹槽111内形成的导电层进行隔离，避免相邻第三凹槽111内的导电层发生短路的情况。
87.所述第二侧墙112的材料包括无机材料，所述无机材料包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、碳化硅、氧化钛、氮化铝、氮化钽和氮化钛中的一种或多种的组合。形成
所述侧墙材料层的工艺包括化学气相沉积(cvd)工艺或原子层沉积(ald)工艺。
88.在本实施例中，所述第二侧墙112的材料包括氧化钛；形成所述侧墙材料层的工艺包括原子层沉积(ald)工艺。
89.请参考图18和图19，图18为图19沿剖面线kk’方向的结构示意图，图19为图18的俯视图，形成第二侧墙112之后，在所述第三凹槽111内形成导电层113，所述导电层113与所述器件结构电连接。
90.所述导电层113的形成方法包括：在所述第三凹槽111内和硬掩膜层102表面形成导电材料层(未图示)；平坦化所述导电材料层，直至暴露出所述硬掩膜层102表面，在第三凹槽111内形成导电层113。
91.所述导电层113的材料包括金属，所述金属包括铜、钨和氮化钛中的一种或多种的组合。
92.至此，形成的导电层113，尺寸精准度较好，提升了半导体结构的性能。
93.所述半导体结构的形成方法中，通过在第二区ii上形成第一改性层108，所述第一改性层108位于相邻第一凹槽106之间，且所述第一改性层108与所述第一侧墙107相接触；在第一区i上形成第二改性层109，所述第二改性层109位于第一区i上相邻的第一凹槽106之间。所述牺牲层104与第一改性层108具有较大的刻蚀选择比，所述牺牲层104与第二改性层109具有较大的刻蚀选择比，从而能够在去除牺牲层104的同时对所述第一改性层108和第二改性层109的损伤较小，所述第一改性层108和第二改性层109形成的图案能够作为半导体结构的图形进行传递。后续在第一凹槽106内和第二凹槽110内形成导电层114时，所述第一改性层108和第二改性层109形成的图形精准度较高，从而所述第一改性层108和第二改性层109的图形能够将各个凹槽内的导电层114进行精确隔断，从而提升了半导体结构的尺寸精准度，有利于提升半导体结构的性能。
94.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。