半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
3.随着cmos器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(finfet)的发展。相对于现有的平面晶体管，finfet是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，finfet中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
4.为了进一步提高finfet工艺中器件的密度，可以设计很多单扩散区切断(single diffusion break，简称sdb)来形成更多的更窄的浅沟槽隔离，以节省栅极阵列的区域。
5.然而，现有的设计单扩散区切断形成浅沟槽隔离的工艺和性能还有待提升。


技术实现要素：

6.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，能够改善半导体结构性能。
7.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括密集区，所述密集区包括若干第一区和第二区，所述第二区位于相邻第一区之间；位于衬底第一区上的若干栅极结构；位于衬底上的介质层，所述栅极结构位于所述介质层内；位于衬底第二区上的第一开口，所述第一开口从介质层延伸至衬底；位于第一开口的顶部并将所述第一开口封闭成密闭腔的防扩散层。
8.可选的，所述衬底包括基底和位于基底上的鳍部结构；所述栅极结构横跨所述鳍部结构；所述第一开口的底部平面低于或齐平于所述鳍部结构的底部平面。
9.可选的，所述防扩散层还位于所述过渡层表面。
10.可选的，所述衬底还包括稀疏区。
11.可选的，所述稀疏区的器件分布密度小于所述密集区的器件分布密度。
12.可选的，所述第一开口的深宽比范围为：4～10。
13.可选的，还包括：位于第一区栅极结构顶部表面的阻挡层。
14.可选的，所述阻挡层的材料与所述介质层的材料不同。
15.可选的，所述阻挡层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
16.可选的，所述防扩散层的材料与所述介质层的材料不同；所述防扩散层的材料与
所述过渡层的材料不同。
17.可选的，所述防扩散层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
18.可选的，所述过渡层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
19.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括密集区，所述密集区包括若干第一区和第二区，所述第二区位于相邻第一区之间；在所述第一区上和第二区上形成若干初始栅极结构；在所述衬底上形成介质层，所述初始栅极结构位于所述介质层内，所述介质层暴露出所述初始栅极结构表面；去除第二区上的初始栅极结构，在衬底第二区上形成第一开口，所述第一开口从介质层延伸至衬底；在第一开口底部表面和侧壁表面形成过渡层；形成过渡层之后，形成防扩散层，所述防扩散层位于所述第一开口的顶部并将所述第一开口封闭成密闭腔。
20.可选的，所述衬底包括基底和位于基底上的鳍部结构；所述初始栅极结构横跨所述鳍部结构；所述第一开口的底部平面低于或齐平于所述鳍部结构的底部平面。
21.可选的，所述防扩散层还位于所述过渡层表面。
22.可选的，所述衬底还包括稀疏区；所述稀疏区的器件分布密度小于所述密集区的器件分布密度。
23.可选的，所述初始栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅介质层材料的介电常数小于或等于3.9，所述栅介质层的材料包括氧化硅；所述栅极层的材料包括多晶硅。
24.可选的，所述初始栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅介质层材料的介电常数大于3.9，所述栅介质层的材料包括氧化铪或氧化铝；所述栅极层的材料包括金属，所述金属包括钨。
25.可选的，所述初始栅极结构的形成方法包括：在衬底上形成伪栅极结构；在衬底上形成介质层，所述伪栅极结构位于所述介质层内；去除所述伪栅极结构，在介质层内形成栅极开口；在所述栅极开口内形成所述初始栅极结构。
26.可选的，所述介质层的形成方法包括：在衬底上形成介质材料层；平坦化所述介质材料层，直至暴露出所述伪栅极结构顶部表面，形成所述介质层，所述介质层表面具有第一凹槽。
27.可选的，所述第一开口的形成方法包括：在所述衬底表面形成掩膜结构，所述掩膜结构暴露出所述第二区上的初始栅极结构表面；以所述掩膜结构为掩膜刻蚀所述初始栅极结构和衬底，在衬底第二区上形成第一开口。
28.可选的，在形成掩膜结构之前，还包括：回刻蚀所述初始栅极结构，在第一区上和第二区上形成栅极结构，在所述栅极结构顶部的介质层内形成第二开口；在第二开口内和介质层表面形成初始阻挡层，所述介质层上的初始阻挡层表面具有第二凹槽；所述掩膜结构暴露出所述第二区上的初始阻挡层表面。
29.可选的，在所述初始阻挡层表面形成掩膜结构之前，还包括：在所述初始阻挡层表面形成牺牲层；所述牺牲层位于所述第二凹槽内，所述掩膜结构位于所述牺牲层和初始阻挡层表面。
30.可选的，所述牺牲层的形成方法包括：在所述初始阻挡层表面形成牺牲材料层；平坦化所述牺牲材料层，直至暴露出所述初始阻挡层表面，在所述第二凹槽内形成牺牲层。
31.可选的，所述牺牲层的材料与所述初始阻挡层的材料不同。
32.可选的，所述初始阻挡层的材料与所述介质层的材料不同。
33.可选的，所述初始阻挡层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
34.可选的，所述初始阻挡层的材料与所述过渡层的材料不同。
35.可选的，所述过渡层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
36.可选的，所述掩膜结构包括硬掩膜结构；位于硬掩膜结构上的衬垫层；位于衬垫层上的光刻胶层，所述光刻胶层暴露出所述第二区上的衬垫层表面。
37.可选的，所述硬掩膜结构包括第一硬掩膜层和位于第一硬掩膜层上的第二硬掩膜层。
38.可选的，所述防扩散层的形成方法包括：在所述第一开口内和初始阻挡层表面形成防扩散材料层；平坦化所述防扩散材料层，在第一开口内形成初始防扩散层；平坦化所述初始阻挡材料层和初始防扩散层，直至暴露出所述介质层表面，在栅极结构顶部形成阻挡层，在所述第一开口内形成防扩散层。
39.可选的，形成防扩散材料层的工艺包括化学气相沉积工艺。
40.可选的，平坦化所述防扩散材料层之前，还包括：在所述防扩散材料层上形成覆盖层。
41.可选的，平坦化所述初始阻挡材料层和初始防扩散层的工艺包括hydra刻蚀工艺或气体团簇离子束处理工艺。
42.可选的，所述第一开口的深宽比范围为：4～10。
43.可选的，所述防扩散层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
44.可选的，形成防扩散层之后，去除所述初始阻挡层，在所述栅极结构顶部形成栅极插塞。
45.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
46.本发明技术方案的半导体结构，所述防扩散层位于所述第一开口的顶部并将所述第一开口封闭成密闭腔。所述密闭腔能够对所述衬底内和介质层内的离子起到很好的隔断作用，使得所述防扩散层两侧的器件结构的电学性能能够不互相干扰；同时，具有密闭腔的所述防扩散层具有较小的介电常数，从而减小了所述半导体结构的寄生电容，提升了半导体结构的性能。
47.进一步，所述防扩散层还位于过渡层表面，所述过渡层能够进一步提升所述防扩散层的阻挡作用；同时，所述过渡层能够稳定所述介质层和防扩散层之间的应力，避免应力不均衡引起的半导体结构有缺陷，从而影响半导体结构性能的情况。
48.本发明技术方案的半导体结构的形成方法中，通过去除第二区上的初始栅极结构，在衬底第二区上形成第一开口，再在所述第一开口内形成防扩散层，所述防扩散层位于所述第一开口的顶部并将所述第一开口封闭成密闭腔。所述密闭腔能够对所述衬底内和介
质层内的离子起到很好的隔断作用，使得所述防扩散层两侧的器件结构的电学性能能够不互相干扰，从而提升了所形成的半导体结构的电学性能稳定性；同时，具有密闭腔的所述防扩散层具有较小的介电常数，从而减小了所述半导体结构的寄生电容，提升了半导体结构的性能。
49.进一步，所述第一开口侧壁表面具有过渡层，所述防扩散层还位于所述过渡层表面，所述过渡层能够进一步提升所述防扩散层的阻挡作用；同时，所述过渡层能够稳定所述介质层和防扩散层之间的应力，避免应力不均衡引起的半导体结构有缺陷，从而影响半导体结构性能的情况。
50.进一步，所述阻挡层能够和所述防扩散层同时形成，从而简化工艺流程，提高了工作效率。
51.进一步，在所述初始阻挡层表面形成牺牲层，在所述牺牲层上形成掩膜结构，从而所述牺牲层能够填平所述初始阻挡层表面，使得形成掩膜结构的平面平整度较高，进而使得所述掩膜结构形成的图形位置精准度较高。
52.进一步，平坦化所述防扩散材料层和初始阻挡材料层的工艺包括：hydra刻蚀工艺或气体团簇离子束处理工艺，所述hydra刻蚀工艺对氧化硅和氮化硅的刻蚀速率基本持平，所述气体团簇离子束处理工艺对氧化硅和氮化硅的刻蚀速率基本持平，从而所述hydra刻蚀工艺或气体团簇离子束处理工艺对所述初始阻挡层和介质层的刻蚀速率基本持平，从而使得在密集区和稀疏区形成的阻挡层厚度均匀，进而后续去除阻挡层，形成与栅极结构电连接的栅极插塞时，所述栅极插塞与所述栅极结构的接触较好，密集区和稀疏区的器件结构性能均匀性较好。
附图说明
53.图1至图3是一实施例中半导体结构形成过程的剖面结构示意图；
54.图4至图14是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
55.如背景技术所述，现有的设计单扩散区切断形成浅沟槽隔离的工艺和性能还有待提升。现结合具体的实施例进行分析说明。
56.图1至图3是一实施例中半导体结构形成过程的剖面结构示意图。
57.请参考图1，提供衬底100；所述衬底100上具有鳍部101；所述衬底100上具有若干伪栅极结构103，所述伪栅极结构103横跨所述鳍部101；所述衬底100上具有介质层102，所述伪栅极结构103位于所述介质层102内。
58.请参考图2，在衬底100上形成掩膜结构(未图示)，所述掩膜结构暴露出部分所述伪栅极结构103顶部表面；以所述掩膜结构为掩膜去除部分所述伪栅极结构103和鳍部101，在介质层102内形成开口(未图示)；在所述开口内形成防扩散结构104。
59.请参考图3，去除所述伪栅极结构103，形成栅极结构105。
60.所述半导体结构的形成过程中，所述防扩散结构104用于阻隔鳍部101内的离子扩散，从而在防扩散结构104两侧形成不同的器件时，所述防扩散结构104能够起到电隔离的作用。
61.然而，去除部分所述伪栅极结构103和鳍部101形成的开口深宽比较大，从而在所述开口内采用沉积工艺形成防扩散结构104时，所形成的防扩散结构104结构疏松且有孔洞。后续去除所述伪栅极结构103形成栅极结构105时，所述栅极结构105的材料为金属，所述金属材料会填充到所述防扩散结构104的孔洞中，从而使得所述防扩散结构104的防扩散能力减弱，进而使得所述半导体结构有发生短路的风险，影响所形成的半导体结构的性能。
62.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过形成具有密闭腔的防扩散结构，所述密闭腔能够对所述衬底内和介质层内的离子起到很好的隔断作用，使得所述防扩散结构两侧的器件结构的电学性能能够不互相干扰，从而提升了所形成的半导体结构的电学性能稳定性；同时，具有密闭腔的所述防扩散结构具有较小的介电常数，从而减小了所述半导体结构的寄生电容，提升了半导体结构的性能。
63.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
64.图4至图14是本发明实施例中半导体结构形成过程的剖面结构示意图。
65.请参考图4，提供衬底，所述衬底包括密集区，所述密集区包括若干第一区i和第二区ii，所述第二区ii位于相邻第一区i之间。
66.在本实施例中，所述衬底还包括稀疏区a；所述稀疏区a的器件分布密度小于所述密集区的器件分布密度。
67.所述衬底包括基底200和位于基底200上的鳍部结构201。
68.所述基底200的材料包括硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料；所述鳍部结构201的材料包括硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
69.在本实施例中，所述基底200的材料包括硅；所述鳍部结构201的材料包括硅。
70.在其它实施例中，所述衬底包括平面型衬底。
71.请参考图5，在所述衬底上形成若干初始栅极结构203，所述初始栅极结构203横跨所述鳍部结构201。
72.所述初始栅极结构203包括栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。
73.在本实施例中，所述栅介质层材料的介电常数大于3.9，所述栅介质层的材料包括氧化铪或氧化铝；所述栅极层的材料包括金属，所述金属包括钨。
74.在另一实施例中，所述栅介质层材料的介电常数小于或等于3.9，所述栅介质层的材料包括氧化硅；所述栅极层的材料包括多晶硅。
75.所述初始栅极结构203的形成方法包括：在衬底上形成伪栅极结构(未图示)；在衬底上形成介质层202，所述伪栅极结构位于所述介质层202内；去除所述伪栅极结构，在介质层202内形成栅极开口(未图示)；在所述栅极开口内形成所述初始栅极结构203，所述介质层202暴露出所述初始栅极结构203表面。
76.所述介质层202的形成方法包括：在衬底上形成介质材料层(未图示)；平坦化所述介质材料层，直至暴露出所述伪栅极结构顶部表面，形成所述介质层202，所述介质层202表面具有第一凹槽204。
77.在本实施例中，所述平坦化的工艺为化学机械抛光工艺，所述化学机械抛光工艺对所述介质材料层的刻蚀速率较大，从而在完全暴露出所述伪栅极结构顶部表面时，在所
述介质层202表面形成第一凹槽204。
78.所述介质层202的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
79.在本实施例中，所述介质层202的材料包括氧化硅。
80.请参考图6，回刻蚀所述初始栅极结构，在密集区上和稀疏区上形成栅极结构205，在所述栅极结构205顶部的介质层202内形成第二开口(未图示)。
81.请继续参考图6，在第二开口内和介质层202表面形成初始阻挡层207，所述介质层202上的初始阻挡层207表面具有第二凹槽206。
82.所述初始阻挡层207的材料与所述介质层202的材料不同。
83.所述初始阻挡层207的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
84.在本实施例中，所述初始阻挡层207的材料包括氮化硅。
85.所述初始阻挡层207的材料与所述介质层202的材料不同，从而后续形成的阻挡层与介质层202有较大的刻蚀选择比，后续在栅极结构205顶部形成导电插塞，去除栅极结构205顶部的阻挡层时，所述去除阻挡层的工艺对所述介质层202损伤较小，从而所述导电插塞的位置能够自对准形成于栅极结构205的顶部。
86.形成所述初始阻挡层207的工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，形成所述初始阻挡层207的工艺包括化学气相沉积工艺。由于所述介质层202上具有第一凹槽204，从而采用化学气相沉积工艺在介质层202上形成的初始阻挡层207表面也具有第二凹槽206。
87.请参考图7，在所述初始阻挡层表面形成牺牲层208，所述牺牲层208位于所述第二凹槽206内。
88.在所述初始阻挡层207表面形成牺牲层208，从而后续在牺牲层208上形成掩膜结构时，所述牺牲层208能够填平所述初始阻挡层207表面，使得形成掩膜结构的平面平整度较高，进而使得所述掩膜结构形成的图形位置精准度较高，从而能够准确去除第二区ii上的栅极结构和鳍部结构形成第一开口，并在第一开口内形成防扩散层。
89.所述牺牲层208的形成方法包括：在所述初始阻挡层207表面形成牺牲材料层(未图示)；平坦化所述牺牲材料层，直至暴露出所述初始阻挡层207表面，在所述第二凹槽206内形成牺牲层208。
90.所述牺牲层208的材料与所述初始阻挡层207的材料不同。
91.所述牺牲层208的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
92.在本实施例中，所述牺牲层208的材料包括氧化硅。
93.所述牺牲层208的材料与所述初始阻挡层207的材料不同，从而在平坦化所述牺牲材料层时，所述平坦化的工艺能够停止在初始阻挡层207表面，从而能够在第二凹槽206内形成牺牲层208。
94.形成所述牺牲材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，形成所述牺牲材料层的工艺包括化学气相沉积工艺。
95.请参考图8，在所述牺牲层208表面和初始阻挡层207表面形成掩膜结构，所述掩膜
结构暴露出所述第二区ii上的栅极结构205表面。
96.所述掩膜结构包括硬掩膜结构；位于硬掩膜结构上的衬垫层211；位于衬垫层211上的光刻胶层212，所述光刻胶层212暴露出所述第二区上的衬垫层211表面。
97.所述硬掩膜结构包括第一硬掩膜层209和位于第一硬掩膜层209上的第二硬掩膜层210。所述第一硬掩膜层209的材料与第二硬掩膜层210的材料不同。
98.所述第一硬掩膜层209的材料包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅和碳化硅中的一种或多种的组合；所述第二硬掩膜层210的材料包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅和碳化硅中的一种或多种的组合。
99.在本实施例中，所述第一硬掩膜层209的材料包括氮化硅；所述第二硬掩膜层210的材料包括氧化硅。
100.所述第一硬掩膜层209的材料与第二硬掩膜层210的材料不同，从而使得形成第一开口的图形传递稳定，从而使得后续形成的第一开口位置精确。
101.所述衬垫层211的材料包括有机材料或无机材料。在本实施例中，所述衬垫层211的材料包括有机材料，所述有机材料包括无定形碳。
102.请参考图9，以所述掩膜结构为掩膜刻蚀所述栅极结构205和和鳍部结构201，在衬底第二区ii上形成第一开口213，所述第一开口213的底部平面低于或齐平于所述鳍部结构201的底部平面。
103.所述第一开口213的底部低于或齐平于所述鳍部结构201的底部平面，从而后续在第一开口213内形成防扩散层时，所述防扩散层能够阻隔鳍部结构201内的离子扩散，从而在防扩散层两侧形成不同的器件时，所述防扩散层能够起到较好的电隔离的作用，使得所述防扩散层两侧的器件结构的电学性能能够不互相干扰，从而提升了所形成的半导体结构的电学性能稳定性。
104.在本实施例中，所述第一开口213的深宽比范围为：4～10。
105.所述第一开口213的深宽比范围为4～10，使得后续在第一开口213内形成防扩散层时，位于第一开口顶部侧壁表面的防扩散层能够将所述第一开口213封闭成密闭腔，使得具有密闭腔的防扩散层能够具有较好的隔断作用。
106.在以所述掩膜结构为掩膜刻蚀第二区ii上的栅极结构205和鳍部结构201形成第一开口213的过程中，所述刻蚀工艺也同时对所述掩膜结构、掩膜层208和部分初始阻挡层207进行刻蚀。
107.请参考图10，在初始阻挡层207表面以及第一开口213底部表面和侧壁表面形成初始过渡层214。
108.所述初始过渡层214为后续形成过渡层提供材料层，所述初始过渡层214的材料与后续形成的防扩散材料层的材料不同。
109.所述初始过渡层214的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。形成所述初始过渡层214的工艺包括化学气相沉积工艺或原子层沉积工艺。
110.在本实施例中，所述初始过渡层214的材料包括氧化硅。形成所述初始过渡层214的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成结构致密且厚度较薄的初始过渡层214。
111.所述初始过渡层214的材料与后续形成的防扩散材料层的材料不同，则后续在平坦化防扩散材料层时，所述初始过渡层214能够作为所述平坦化工艺的停止层，从而能够在平坦化工艺后获得较为平整的平面，使得后续在平坦化所述初始防过渡层和初始阻挡层形成过渡层和阻挡层时，所述阻挡层的平面和介质层的平面能够保持齐平。
112.接下来，在所述第一开口213内形成防扩散层，所述防扩散层位于所述第一开口的顶部并将所述第一开口封闭成密闭腔。
113.在本实施例中，所述防扩散层还位于过渡层表面。所述过渡层能够进一步提升所述防扩散层的阻挡作用；同时，所述过渡层能够稳定所述介质层和防扩散层之间的应力，避免应力不均衡引起的半导体结构有缺陷，从而影响半导体结构性能的情况。
114.请参考图11，在所述第一开口213内和初始阻挡层207表面形成防扩散材料层215。
115.所述防扩散材料层215为后续形成防扩散层提供材料层。
116.所述防扩散材料层215的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。在本实施例中，所述防扩散材料层215的材料包括氮化硅。
117.在本实施例中，形成所述防扩散材料层215的工艺包括化学气相沉积工艺。所述化学气相沉积工艺的沉积速率较快，从而有利于所述防扩散材料层215优先在第一开口213的顶部侧壁表面形成，从而有利于所述防扩散层将所述第一开口213封闭形成密闭腔，从而所述密闭腔具有较好的隔离效果。
118.请继续参考图11，在所述防扩散材料层215上形成覆盖层216。
119.所述覆盖层216用于增加所述防扩散材料层218的表面平整度，后续在平坦化所述防扩散材料层215时，所述防扩散材料层215的表面平整度较高，则所述平坦化工艺的停止位置能够精确控制停止在所述初始过渡层214表面，能够获得平整度较好的平面，有利于后续形成栅极插塞的尺寸均匀性。
120.所述覆盖层216的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。形成所述覆盖层216的工艺包括化学气相沉积工艺或原子层沉积工艺。
121.在本实施例中，所述覆盖层216的材料包括氮化硅；形成所述覆盖层216的工艺包括化学气相沉积工艺。
122.在其它实施例中，能够不形成所述覆盖层。
123.请参考图12，平坦化所述防扩散材料层215和覆盖层216，直至暴露出所述初始过渡层214表面，在所述第一开口213顶部形成初始防扩散层217。
124.在本实施例中，平坦化所述防扩散材料层215和覆盖层216的工艺包括化学机械抛光工艺。
125.请参考图13，平坦化所述初始防过渡层214和初始阻挡层207，直至暴露出所述介质层202表面，在第一开口213内壁表面形成过渡层220，在过渡层220表面形成防扩散层218，且所述防扩散层218位于所述第一开口213的顶部并将所述第一开口213封闭成密闭腔，在栅极结构205顶部表面形成阻挡层219。
126.所述第一开口213侧壁表面具有过渡层220，所述过渡层220能够进一步提升所述防扩散层218的阻挡作用；同时，所述过渡层220能够稳定所述介质层220和防扩散层218之
间的应力，避免应力不均衡引起的半导体结构有缺陷，从而影响半导体结构性能的情况。
127.平坦化所述初始防过渡层214和初始阻挡层207的工艺包括：hydra刻蚀工艺或气体团簇离子束处理工艺(gas cluster ion beam processing，简称gcib)。
128.所述hydra刻蚀工艺对氧化硅材料和氮化硅材料的刻蚀速率基本持平，从而在去除初始阻挡层207上的初始过渡层214之后，所述hydra刻蚀工艺对所述初始阻挡层207和介质层202的刻蚀速率基本持平，从而使得在密集区和稀疏区a形成的阻挡层219厚度均匀，进而后续去除阻挡层219，形成与栅极结构205电连接的栅极插塞时，所述栅极插塞与所述栅极结构205的接触较好，密集区和稀疏区a的器件结构性能均匀性较好。
129.所述气体团簇离子束处理工艺对氧化硅材料和氮化硅材料的刻蚀速率基本持平，从而在去除初始阻挡层207上的初始过渡层214之后，所述气体团簇离子束处理工艺对所述初始阻挡层207和介质层202的刻蚀速率基本持平，从而使得在密集区和稀疏区a形成的阻挡层219厚度均匀，进而后续去除阻挡层219，形成与栅极结构205电连接的栅极插塞时，所述栅极插塞与所述栅极结构205的接触较好，密集区和稀疏区a的器件结构性能均匀性较好。
130.所述hydra刻蚀工艺的刻蚀气体包括：c4f8和ch3f的混合气体。
131.所述气体团簇离子束处理工艺的刻蚀气体包括：氩气和碳氟气体的混合气体。
132.至此，形成的防扩散层218，所述防扩散层218位于过渡层220表面，且所述防扩散层218位于所述第一开口213的顶部并将所述第一开口213封闭成密闭腔。所述密闭腔能够对所述鳍部结构201内和介质层202内的离子起到很好的隔断作用，使得所述防扩散层218两侧的器件结构的电学性能能够不互相干扰，从而提升了所形成的半导体结构的电学性能稳定性；同时，具有密闭腔的所述防扩散层218具有较小的介电常数，从而减小了所述半导体结构的寄生电容，提升了半导体结构的性能。
133.在本实施例中，所述阻挡层219能够和所述防扩散层218同时形成，从而简化工艺流程，提高了工作效率。
134.请参考图14，形成防扩散,218之后，去除所述阻挡层219，在所述栅极结构205顶部形成栅极插塞221。
135.所述栅极插塞221的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
136.由于所述阻挡层219和介质层202的材料不同，从而在去除所述阻挡层219时，所述去除阻挡层219的工艺对所述介质层202的损伤较小，从而在栅极结构205顶部形成栅极插塞221时，所述栅极插塞221能够自对准形成于栅极结构205顶部，从而使得所述栅极插塞221的位置精准度较好，与所述栅极结构205的电连接效果较好。
137.由于所述hydra刻蚀工艺或气体团簇离子束处理工艺对所述初始阻挡层207和介质层202的刻蚀速率基本持平，使得在密集区和稀疏区a形成的阻挡层219厚度均匀，从而去除阻挡层219，形成与栅极结构205电连接的栅极插塞221时，所述栅极插塞221与所述栅极结构205的接触较好，密集区和稀疏区a的器件结构性能均匀性较好。
138.相应地，本发明实施例还提供一种半导体结构，请继续参考图13，包括：
139.衬底，所述衬底包括密集区，所述密集区包括若干第一区i和第二区ii，所述第二区ii位于相邻第一区i之间；
140.位于衬底第一区i上的若干栅极结构205；
141.位于衬底上的介质层202，所述栅极结构205位于所述介质层202内；
142.位于衬底第二区ii上的第一开口(未标示)，所述第一开口从介质层202延伸至衬底；
143.位于第一开口底部表面和侧壁表面的过渡层220；
144.位于第一开口的顶部并将所述第一开口封闭成密闭腔的防扩散层218。
145.在本实施例中，所述衬底包括基底200和位于基底200上的鳍部结构201；所述栅极结构205横跨所述鳍部结构201；所述第一开口的底部平面低于或齐平于所述鳍部结构201的底部平面。
146.在本实施例中，所述防扩散层218还位于过渡层220表面。
147.在本实施例中，所述衬底还包括稀疏区a。
148.在本实施例中，所述稀疏区a的器件分布密度小于所述密集区的器件分布密度。
149.在本实施例中，所述第一开口的深宽比范围为：4～10。
150.在本实施例中，还包括：位于第一区i栅极结构205顶部表面的阻挡层219。
151.在本实施例中，所述阻挡层219的材料与所述介质层的材料不同。
152.在本实施例中，所述阻挡层219的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
153.在本实施例中，所述防扩散层218的材料与所述介质层202的材料不同；所述防扩散层218的材料与所述过渡层220的材料不同。
154.在本实施例中，所述防扩散层218的材料与所述介质层的材料不同；所述防扩散层的材料与所述过渡层的材料不同。
155.在本实施例中，所述过渡层220的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅和碳氧化硅中的一种或多种的组合。
156.所述防扩散层218位于所述第一开口的顶部并将所述第一开口封闭成密闭腔。所述密闭腔能够对所述鳍部结构201内和介质层202内的离子起到很好的隔断作用，使得所述防扩散层218两侧的器件结构的电学性能能够不互相干扰；同时，具有密闭腔的所述防扩散层218具有较小的介电常数，从而减小了所述半导体结构的寄生电容，提升了半导体结构的性能。
157.进一步，所述防扩散层218还位于过渡层220表面，所述过渡层220能够进一步提升所述防扩散层218的阻挡作用；同时，所述过渡层220能够稳定所述介质层202和防扩散层218之间的应力，避免应力不均衡引起的半导体结构有缺陷，从而影响半导体结构性能的情况。
158.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。