堆叠状的高截止的III-V族半导体功率二极管的制作方法

本发明涉及一种堆叠状的高截止的iii-v族功率半导体二极管。

背景技术：

由德国ashkinazi的《gaaspowerdevices》，isbn965-7094-19-4，第8和9页中，已知一种由gaas组成的耐高压pin半导体二极管。

由文献de102016013540a1、de102016013541a1、de102016015056a1、de102017002935a1和de102017002936a1中已知一种堆叠状的高截止的iii-v族半导体功率二极管和相应的制造方法。

由jps55-80375a和us3,995,303a已知具有ingaas层的光电二极管。由cn100356507c已知一种用于键合inp和gaas的方法。

根据背景技术的二极管具有高于200v的击穿电压，并且除较低的正向电压外，还应具有较低的串联电阻，以便降低功率损耗。此外，二极管在截止方向上应具有低于1μa的尽可能低的漏电流。

技术实现要素：

在这种背景下，本发明的任务在于说明一种对现有技术做出扩展的设备。

该任务通过一种具有根据本发明的特征的堆叠状的高截止的iii-v族半导体功率二极管来解决。本发明的有利构型是各个从属权利要求的主题。

根据本发明的第一主题，提供一种堆叠状的高截止的iii-v族半导体功率二极管，其具有至少以区域的方式(gebietsweise)构造的第一金属连接接通层和第一导电类型的高掺杂的半导体接通区域，该半导体接通区域具有大于1·10¹⁸n/cm³的掺杂剂浓度和第一晶格常数。

此外，设置具有第一晶格常数的、层厚度大于10μm的第二导电类型的漂移层。

此外，构造层厚度大于0.2μm且小于20μm的第二导电类型的高掺杂的变质缓冲层序列。

变质缓冲层序列具有上侧和下侧，上侧具有第一晶格常数，下侧具有第二晶格常数，其中，第一晶格常数大于第二晶格常数。

变质缓冲层序列的上侧布置在漂移层的方向上。下侧布置在第二金属连接接通部的方向上。

第二金属连接接通层布置在变质缓冲层序列的下侧下方。

应注意，以上提及的区域和层按照所提及的顺序布置。

第二金属连接接通层与半导体接通层材料锁合地连接。

高掺杂的半导体接通区域、漂移层以及变质缓冲层序列分别包括iii-v族化合物，或由iii-v族化合物的元素组成。

根据本发明的第二主题，提供一种堆叠状的高截止的iii-v族半导体功率二极管，其具有至少以区域的方式构造的第一金属连接接通层和第二导电类型的高掺杂的半导体接通区域，该半导体接通区域具有大于1·10¹⁸n/cm³的掺杂剂浓度和第一晶格常数。

此外，设置具有第一晶格常数的、层厚度大于10μm的第二导电类型的漂移层。

此外，构造层厚度大于0.2μm且小于20μm的第一导电类型的高掺杂的变质缓冲层序列。

变质缓冲层序列具有上侧和下侧，该上侧具有第一晶格常数，该下侧具有第二晶格常数，其中，第一晶格常数大于第二晶格常数。

变质缓冲层序列的上侧布置在漂移层的方向，变质缓冲层序列的下侧布置在第二金属连接接通部的方向。

第二金属连接接通层布置在变质缓冲层序列的下侧的下方。

应注意，以上提及的区域和层按照所提及的顺序布置。

第二金属连接接通层与半导体接通层材料锁合地连接。

高掺杂的半导体接通区域、漂移层以及变质缓冲层序列包括iii-v族化合物，或由iii-v族化合物的元素组成。

应注意，术语“由iii-v族化合物的元素组成”应理解为由所提及的物质组成的化合物，而没有其他iii-v族元素，然而包括诸如锌或硅或锡或碳的掺杂剂。因此，例如“由gaas组成”意味着仅渗入(einbauen)镓和砷作为iii-v族元素，然而不渗入in或al或p等。

术语“包括一种化合物”意味着：相应于例如gaas，除镓和砷外，除了可能的掺杂剂之外，还可以包含其他iii-v族元素，如磷、铝或铟。

优选地，iii-v族半导体层分别彼此至少部分平坦(planar)地或部分槽状地构造，其中，对于平坦的布置，相应的iii-v族半导体层的横向构造优选是相同大小的。

还应注意，优选同义地使用术语“半导体层”与术语“半导体区域”。然而，术语“半导体区域”通常表示中间区域的槽状构造，而术语“半导体层”通常表示至少具有平坦的下侧和/或具有平坦的上侧的层。

还应注意，金属连接接通层分别非常好地导电，并且优选包括一个或多个金属层或由一个或多个金属层组成，其中，金属层优选还包括例如ge和/或au和/或pd的化合物。

连接接通层建立至直接邻接的高掺杂的半导体接通层的低阻性的电接通。应注意，相应的半导体接通层构造在与金属连接接通层直接邻接的iii-v族半导体功率二极管的上侧或下侧。

此外应理解，连接接通层优选借助键合线与接通指(kontaktfingern)——所谓的引脚——连接，其方式是：将半导体功率二极管布置在例如以引线框架(leadframe)形式的载体上。

还应注意，高截止的iii-v族半导体功率二极管的击穿电压高于200v。高截止的iii-v族半导体功率二极管的击穿电压尤其位于300v和2000v之间的范围内，或者600v和1200v之间的范围内，或者1000v和1400v之间的范围内，或者1200v和2000v之间的范围内。

不同的晶格常数的优点在于，与变质缓冲层序列下方的iii-v族层或iii-v族衬底或iv族衬底相比，在变质缓冲层上方能够使用具有较小带隙的iii-v族化合物或iii-v族材料。

换句话说，借助变质缓冲层序列，位于变质缓冲层上方的高截止功率半导体二极管的活性层(aktivenschicht)在电特性方面能够与位于下方的层的电特性至少部分地解耦合。

尤其能够对于活性层生长如下的iii-v族化合物：其具有大于gaas的迁移率(beweglichkeit)和相比于gaas更低的正向电压。优选地，为此能够使用ingaas化合物，其晶格常数位于inp的晶格常数的范围内，或其晶格常数恰好等于inp的晶格常数。

借助较低的正向电压，在导通的情况下能够强烈降低通过iii-v族半导体功率二极管引起的损耗。借助较高的迁移率改善瞬态电特性，例如iii-v族半导体功率二极管的开关频率和串联电阻。另一方面，能够使用成本有利的iii-v族材料(例如gaas或ge)作为生长衬底。

另一个优点在于，在iii-v族半导体功率二极管中，相比于硅或部分地相比于sic，电子尤其具有较小的有效质量或较高的迁移率。

与si相比，借助iii-v族半导体功率二极管还能够在p/n结处达到更高的温度，而不会破坏iii-v族半导体二极管。如此，iii-v族半导体二极管能够在高达300℃的温度下使用，也就是说可以在高温环境中使用。

相比于sic的另一优点在于，与由sic组成的具有可类比的电特性的半导体结构相比，iii-v族半导体功率二极管可以成本有利得多地制造。

在一种扩展方案中，高掺杂的变质缓冲层序列是第二导电类型或第一导电类型，并且具有大于5·10¹⁷n/cm³，或大于1·10¹⁷n/cm³，或大于3·10¹⁶n/cm³，或大于1·10¹⁶n/cm³的掺杂剂浓度。

在一种实施方式中，半导体接通区域直接邻接漂移层。

替代地，高掺杂的半导体接通区域通过第一导电类型的掺杂的中间层与漂移层间隔开，该掺杂的中间层具有小于5·10¹⁵n/cm³的掺杂剂浓度并且具有第一晶格常数以及1μm和30μm之间的厚度。

在另一种实施方式中，变质缓冲层序列与漂移层直接邻接。替代地，变质缓冲层序列通过第一导电类型的掺杂的中间层与漂移层间隔开，该掺杂的中间层具有小于5·10¹⁵n/cm³的掺杂剂浓度并且具有第一晶格常数以及1μm和30μm之间的厚度。

优选地，根据替代的扩展方案，中间层包括锌和/或硅和/或碳作为掺杂剂。中间层的掺杂剂浓度优选小于与中间层直接邻接的高掺杂的半导体接通区域的掺杂剂浓度。中间层的掺杂剂浓度尤其比与中间层直接邻接的高掺杂的半导体接通区域的掺杂剂浓度小因子2至四个数量级的因子。

优选地，中间层的掺杂剂浓度大于漂移层的掺杂剂浓度。最优选地，中间层的掺杂剂浓度至少是漂移层的掺杂剂浓度的2倍至100倍或至少是10倍至50倍。

应理解，在所有实施方式中，中间层具有与漂移层不同的导电类型，使得如果构造中间层，则分别在漂移层和中间层之间构造半导体功率二极管的p/n结。

中间层优选是p掺杂的。

在一种扩展方案中，第一金属连接接通层与半导体接通区域材料锁合地连接，并且第二金属连接接通层与半导体接通层材料锁合地连接。

在一种实施方式中，在变质缓冲层序列下方设置有第一导电类型或第二导电类型的衬底层。

优选地，衬底层具有第二晶格常数并且包括ge或gaas或si或inp。在另一实施方式中，衬底层由ge或gaas或si或inp组成。

在一种扩展方案中，在漂移层和第二金属连接层之间构造有第一导电类型或第二导电类型的衬底层，并且该衬底层包括具有inp和gaas的层序列，或者由inp和gaas的层序列组成。

在一种扩展方案中，将变质缓冲层序列构造成半导体接通层。一个优点是，由此使堆叠状的高截止的iii-v族半导体功率二极管比在缓冲层序列下方构造的衬底更薄。应理解，随着层序列的厚度下降，堆叠状半导体功率二极管的串联电阻减小。

缓冲层序列的总厚度优选小于30μm，或小于20μm，或小于5μm，但大于0.2μm。由此，iii-v族半导体功率二极管的堆叠的总厚度位于15μm至30μm之间的范围内，或位于20μm和40μm之间的范围内，或小于60μm，或小于40μm，或小于120μm，或小于180μm。

在一种实施方式中，变质缓冲层序列由inxga1-xas组成，其中0≤x≤1，其中，在下侧上x＝0或x<0.02，并且x在上侧上的值大于x在下侧上的值。优选地，极限值为x<1，最优选地，极限值为x<0.8或x<0.6或x<0.4。

通常，从变质缓冲层序列的下侧开始，直到变质缓冲层序列的上侧，x在变质缓冲层序列的各个层之间增加，其中，在一种替代的实施方式中，在少数几个直接彼此相继的层中，x的值稍微下降。在缓冲层序列的多数层之间，x的值在两个直接彼此相继的层之间增加。在此，x的增加要么阶梯状地、要么线性地、要么以其他方式进行。

上侧的晶格常数大于下侧的晶格常数，其方式是：使在变质缓冲层序列的上侧的x的值总是大于在变质缓冲层序列下侧的x值。相应地，变质缓冲层序列的上侧的带隙小于缓冲层序列的下侧的带隙。由此降低半导体功率二极管的正向电压。

在一种扩展方案中，x的值从下侧直到上侧单调地增加。在另一扩展方案中，在变质缓冲层序列的上侧附近的x的值具有局部最大值或局部最小值，并且在上侧的方向上减小或增大。优选地，x的值在缓冲层序列的相应层内是恒定的。

在一种替代的实施方式中，在变质缓冲层序列和第二金属连接接通层之间布置有第一高掺杂的半导体层，该第一高掺杂的半导体层构造半导体接通层，其中，该第一高掺杂的半导体层具有第二晶格常数。

第一高掺杂的半导体是第二导电类型或第一导电类型的。优选地，第一高掺杂的半导体层具有大于1·10¹⁸n/cm³的掺杂剂浓度和大于0.1μm的层厚度。

替代地，第一高掺杂的半导体层具有在5·10¹⁸n/cm³和5·10¹⁹n/cm³之间的掺杂剂浓度，以及在0.5μm和4μm之间的层厚度。

在另一实施方式中，第一高掺杂的半导体层构造在变质缓冲层序列的下方，作为衬底层的一部分。在一种实施方式中，衬底层由gaas或ge组成，其中，在对于gaas衬底层的下侧处，inxga1-xas变质缓冲层的x值为零，而在对于ge衬底层的下侧处，inxga1-xas变质缓冲层x的值位于0和0.02之间。

在一种实施方式中，衬底层构造成第二导电类型或第一导电类型的半导体接通层。优选地，衬底层的厚度位于10μm和250μm之间。替代地，衬底层的厚度位于50μm和130μm之间，或位于150μm和650μm之间。

在一种扩展方案中，在变质缓冲层序列和漂移层之间构造具有第一晶格常数的第二高掺杂的半导体层。第二高掺杂的半导体层是第二导电类型或第一导电类型的，并且具有大于1·10¹⁸n/cm³的掺杂剂浓度和大于0.1μm的层厚度。

替代地，第二高掺杂的半导体层具有在5·10¹⁸n/cm³和5·10¹⁹n/cm³之间的掺杂剂浓度，以及在0.5μm和4μm之间或0.3μm和10μm之间的层厚度。

在一种实施方式中，半导体接通区域，以及布置在半导体接通区域与变质缓冲层序列的上侧之间的半导体层分别包括ingaas化合物，或由ingaas组成。

在另一实施方式中，第一导电类型是p型，第二导电类型是n型，或第一导电类型是n型，第二导电类型是p型。

优选地，半导体接通区域构造成平坦的层或槽状。尤其在外延的构造中，高掺杂的半导体接通区域构造成平坦的层，而在注入时，高掺杂的半导体接通区域优选构造成槽状，其方式是：将掺杂剂注入漂移层的区域中，以便构造半导体接通区域。

在一种扩展方案中，第一高掺杂的半导体层由gaas组成，或第一半导体层包括gaas化合物。优选地，漂移层和半导体接通区域分别包括ingaas化合物，或分别由ingaas组成。

在另一在扩展方案中，第二高掺杂的半导体层、漂移层以及半导体接通区域分别包括ingaas化合物，或第二高掺杂的半导体层、漂移层以及半导体接通区域分别由ingaas组成，其中，漂移层优选由inxga1-xas组成，其中0.1<x<0.6。

在一种实施方式中，单片地构造半导体接通区域和半导体层，即在彼此没有半导体键合的情况下堆叠地布置导体功率二极管的层。

附图说明

下面参照附图更详细地阐述本发明。在此，相同类型的部件标注有相同的附图标记。所示出的实施方式是极其示意性的，即，距离、横向和垂直延伸不是成比例的，并且除非另有说明，否则彼此不具有任何可推导的几何关系。附图示出：

图1示出根据本发明的半导体功率二极管的第一实施方式的截面图；

图2示出根据本发明的半导体功率二极管的第二实施方式的截面图；

图3示出根据本发明的半导体功率二极管的第三实施方式的截面图；

图4示出根据本发明的半导体功率二极管的第四实施方式的截面图；

图5示出根据本发明的半导体功率二极管的第五实施方式的截面图；

图6示出根据本发明的半导体功率二极管的第六实施方式的截面图；

图7示出根据本发明的半导体功率二极管的第七实施方式的截面图；

图8示出根据本发明的半导体功率二极管的第八实施方式的截面图；

图9示出根据本发明的半导体功率二极管的第九实施方式的截面图；

图10示出根据本发明的半导体功率二极管的第十实施方式的截面图。

具体实施方式

为了清楚起见，在所有附图中仅分别示出iii-v族半导体功率二极管的剖面图或截面图。

然而应注意，在截面图中描绘的iii-v族半导体功率二极管在俯视图中都具有带有倒圆角的棱边的正方形、矩形的外周或具有圆形的外周。

换句话说，在俯视图中，iii-v族半导体功率二极管具有与在相应的截面图中相同的层序列。

同样适用的是，半导体接通区域和半导体层分别具有iii-v族化合物或者由iii-v族化合物的元素组成，其中，每个半导体区域和每个半导体层分别具有上侧和下侧。

在此，上侧分别指向布置在层堆叠的上侧上的金属接通部或金属连接接通部的方向，而下侧分别指向布置在层堆叠的下侧上的金属接通部或金属连接接通部的方向。

对于所有实施方式还应注意，优选同义地使用术语“中间层”与术语“中间区域”。

然而，通常借助术语“中间区域”或术语“半导体接通区域”表示槽状的构造，另一方面，术语“中间层”或术语“半导体接通层”通常分别表示具有至少一个平坦的下侧的层和/或具有平坦的上侧的层。

所描绘的变质缓冲层尤其包括多个iii-v族半导体层或由多个iii-v族半导体层组成，其中，晶格常数通常逐iii-v族半导体层地发生变化。

在本文中，“多个”应理解为至少三个、至多三十个的数量，或至少五个、至多十个半导体层的数量。此外，变质缓冲层分别是尽可能地低阻性的，即实施成高掺杂。

此外，对于所有所示出的实施方式适用的是，iii-v族半导体功率二极管具有上侧和下侧，其中，优选地借助构造在下侧上的金属连接接通层，iii-v族半导体功率二极管作为所谓的“die”布置在称为金属框架、金属载体或“引线框架”的底座上。

金属连接接通层在下侧上的尽可能大的、尤其整面的构造改善与底座的热耦合。

图1中的附图示出p/n结构中的堆叠状的高截止的iii-v族半导体功率二极管lhd。

半导体功率二极管lhd具有以区域的方式构造的第一金属连接接通层m1和p+高掺杂的半导体接通区域ppl，所述p+高掺杂的半导体接通区域具有大于1·10¹⁸n/cm³的掺杂剂浓度并且具有第一晶格常数。

半导体接通区域ppl构造成槽状，并且优选借助掩模工艺和注入工艺来制造半导体接通区域。在此，将掺杂剂引入n-漂移层或p-漂移层的区域中，其中，优选借助温度过程来激活掺杂剂。第一金属连接接通层m1和p+高掺杂的半导体接通区域ppl材料锁合地彼此连接。

在p+高掺杂的半导体接通区域ppl和n-漂移层nmid之间布置有槽状构造的p-中间层pmi，使得p+高掺杂的半导体接通区域ppl在所有侧与n-漂移层nmid间隔开。因为p-掺杂的中间区域是可选的，所以用虚线标记p-掺杂的中间区域，即，在一种未示出的实施方式中未构造p-中间区域。可以理解，在没有p-中间区域pmi的情况下，p+高掺杂的半导体接通区域ppl与n-漂移层nmid材料锁合地连接。

p-中间区域pmi具有小于p+高掺杂的半导体接通区域ppl、并且大于n-漂移层nmid的掺杂，并且p-中间区域pmi与p+高掺杂的半导体接通区域ppl以及n-漂移层nmid材料锁合地连接。p-中间区域pmi具有小于5·10¹⁵n/cm³的掺杂剂浓度，并且具有第一晶格常数以及1μm和30μm之间的厚度。

除了具有第一晶格常数且层厚度大于10μm的n-漂移层nmid，iii-v族半导体功率二极管lhd还具有n+高掺杂的变质缓冲层序列nmp，该n+高掺杂的变质缓冲层序列nmp具有大于1·10¹⁷n/cm³的掺杂剂浓度，以及大于0.2μm且小于20μm的层厚度。n-漂移层nmid和n+高掺杂的变质缓冲层序列nmp彼此材料锁合地连接。

变质缓冲层序列nmp具有上侧和下侧，该上侧具有第一晶格常数，该下侧具有第二晶格常数，其中，第一晶格常数大于第二晶格常数。变质缓冲层序列nmp的上侧布置在漂移层nmid的方向上。

在变质缓冲层序列nmp的下侧上构造有第二金属连接接通层m2，使得第二金属连接接通层m2与变质缓冲层序列nmp材料锁合地连接。

以上提及的区域和层按照所提及的顺序布置。

在一种替代的未示出的实施方式中，高截止的iii-v族半导体功率二极管包括其他iii-v族半导体层，尤其是在p/n结处，和/或在非常高掺杂的半导体层或半导体区域与低掺杂的半导体层或半导体区域之间，所述非常高掺杂的半导体层或半导体区域具有大于1·10¹⁷n/cm³的掺杂剂浓度，所述低掺杂的半导体层或半导体区域具有小于5·10¹⁷n/cm³的掺杂剂浓度。

图2的附图示出在“n在p上”结构中的堆叠状的高截止的iii-v族半导体功率二极管lhd。半导体功率二极管lhd具有至少以区域的方式构造的第一金属连接接通层m1和第一导电类型的n+高掺杂的半导体接通区域npl，该半导体接通区域具有大于1·10¹⁸n/cm³的掺杂剂浓度和第一晶格常数。

半导体接通区域npl构造成槽状，并且优选借助掩模工艺和注入工艺来制造。第一金属连接接通层m1和n+高掺杂的半导体接通区域npl材料锁合地彼此连接。

在n+高掺杂的半导体接通区域npl和p-漂移层pmid之间布置有槽状构造的n-中间区域或n-中间层nmi，使得n+高掺杂的半导体接通区域npl在所有侧与p-漂移层pmid间隔开。n-中间区域用虚线标记为可选的半导体层，即在一种未示出的实施方式中未构造n-中间区域。

可以理解，在没有n-中间区域nmi的情况下，n+高掺杂的半导体接通区域npl与p-漂移层pmid材料锁合地连接。

n-中间区域nmi具有小于n+高掺杂的半导体接通区域npl、并且大于p-漂移层pmid的掺杂，并且n-中间区域与n+高掺杂的半导体接通区域npl以及p-漂移层pmid材料锁合地连接。n-中间区域nmi具有小于5·10¹⁵n/cm³的掺杂剂浓度，并且具有第一晶格常数以及1μm和30μm之间的厚度。

除了具有第一晶格常数且层厚度大于10μm的p-漂移层pmid，iii-v族半导体功率二极管lhd还具有p+高掺杂的变质缓冲层序列pmp，该p+高掺杂的变质缓冲层序列pmp具有大于1·10¹⁷n/cm³的掺杂剂浓度，以及大于0.2μm且小于20μm的层厚度。p-漂移层pmid和p+高掺杂的变质缓冲层序列pmp彼此材料锁合地连接。

p+变质缓冲层序列pmp在上侧上具有第一晶格常数，在下侧上具有第二晶格常数，其中，第一晶格常数大于第二晶格常数。变质缓冲层序列pmp的上侧布置在漂移层pmid的方向上。

在变质缓冲层序列pmp的下侧上构造有第二金属连接接通层m2，使得第二金属连接接通层m2与变质缓冲层序列pmp材料锁合地连接。

所提及的区域和层以提及的顺序布置。在一种替代的未示出的实施方式中，高截止的iii-v族半导体功率二极管包括其他iii-v族半导体层，尤其是在p/n结处和/或在非常高掺杂的半导体层或半导体区域与非常低掺杂的半导体层或半导体区域之间，所述非常高掺杂的半导体层或半导体区域具有大于1·10¹⁷n/cm³的掺杂剂浓度，所述非常低掺杂的半导体层或半导体区域具有小于5·10¹⁷n/cm³的掺杂剂浓度。

在图3中示出第三实施方式。以下仅阐述与结合附图1示出的实施方式的不同之处。

中间层pmi和高掺杂的半导体接通层ppl是p+的，并且分别平坦地构造。这种层布置借助外延工艺、尤其借助movpe设备来制造。因为p掺杂的中间区域是可选的，所以用虚线标记p掺杂的中间区域，即在一种未示出的实施方式中未构造p中间区域。

在图4中示出第四实施方式。以下仅阐述与结合附图2示出的实施方式的不同之处。

中间层nmi和高掺杂的半导体接通层npl是n+的，并且分别平坦地构造。这种层布置借助外延工艺(尤其借助movpe设备)来制造。因为n掺杂的中间区域是可选的，所以用虚线标记n掺杂的中间区域，即在一种未示出的实施方式中未构造n中间区域。

在图5中示出第五实施方式。以下仅阐述与结合附图1示出的实施方式的不同之处。

p-漂移层pmid材料锁合地邻接在槽状构造的高掺杂的p+半导体接通区域ppl上，其中，借助注入p-漂移层pmid中来产生p+半导体接通区域ppl。由此，p-漂移层的上侧不再平坦地构造。

在p-漂移层pmid上依次材料锁合地邻接有n-掺杂的中间层nmi以及高掺杂的缓冲层nmp，其中，p-漂移层pmid的下侧、n-掺杂的中间层nmi的上侧以及下侧、高掺杂的缓冲层nmp的上侧和下侧平坦地构造。

因为n-掺杂的中间层nmi是可选的，所以用虚线标记n-掺杂的中间层nmi，即在一种未示出的实施方式中未构造n-中间层nmi。可以理解，在没有n-中间层nmi的情况下，p-漂移层pmid的下侧与n+变质缓冲层序列nmp的上侧材料锁合地连接。

在图6中示出第六实施方式。以下仅阐述与结合附图2示出的实施方式的不同之处。

n-漂移层nmid材料锁合地邻接在槽状构造的高掺杂的n+半导体接通区域npl上，其中，借助注入n-漂移层nmid中来产生n+半导体接通区域npl。由此，n-漂移层nmid的上侧不再构造成平坦的。

在n-漂移层nmid上依次材料锁合地邻接有p-掺杂的中间层pmi以及高掺杂的缓冲层，其中，n-漂移层nmid的下侧、p-掺杂的中间层pmi的上侧以及下侧、高掺杂的缓冲层pmp的上侧和下侧平坦地构造。

因为p-掺杂的中间层pmi是可选的，所以用虚线标记p掺杂的中间层pmi，即在一种未示出的实施方式中未构造p-中间层pmi。可以理解，在没有p-中间层pmi的情况下，n-漂移层nmid的下侧与p+变质缓冲层序列pmp的上侧材料锁合地连接。

在图7中示出第七实施方式。以下仅阐述与结合附图5示出的实施方式的不同之处。

p-漂移层pmid材料锁合地邻接在层状构造的高掺杂的p+半导体接通区域ppl上，其中，借助外延工艺步骤来产生p+半导体接通区域ppl。由此，p+半导体接通区域ppl和p-漂移层pmid分别平坦地构造。

在图8中示出第八实施方式。以下仅阐述与结合附图6示出的实施方式的不同之处。

n-漂移层nmid材料锁合地邻接在层状构造的高掺杂的n+半导体接通区域npl上，其中，借助外延工艺步骤来产生n+半导体接通区域npl。由此，n+半导体接通区域npl和n-漂移层nmid分别平坦地构造。

在图9中示出“p在n上”结构的第九实施方式。以下仅阐述与结合附图1和附图3示出的实施方式的不同之处。

在堆叠状半导体功率二极管lhd的上侧上的以区域的方式构造的第一金属连接接通层m1与由ingaas化合物组成的p+高掺杂的半导体接通层ppl的上侧材料锁合地连接。p+高掺杂的半导体接通层ppl的下侧与由ingaas化合物组成的p-中间层pmi的上侧材料锁合地连接。p-中间层pmi和高掺杂的半导体接通层p+分别平坦地构造，其中，优选借助外延工艺(尤其借助movpe设备)来制造两个层布置。

p-中间层pmi的下侧与由ingaas化合物组成的平坦构造的n-漂移层nmid的上侧材料锁合地连接。

n-漂移层nmid的下侧与由ingaas化合物组成的平坦构造的n+高掺杂的变质缓冲层序列nmp的上侧材料锁合地连接。

可以理解，n+高掺杂的变质缓冲层序列nmp的上侧具有与安置在n+高掺杂的变质缓冲层序列nmp的上侧上的ingaas半导体层相同的晶格常数。换句话说，安置的ingaas半导体层彼此晶格匹配。ingaas层优选具有inp的晶格常数。

n+高掺杂的变质缓冲层序列nmp的下侧与n+掺杂的gaas衬底sub的上侧材料锁合地连接。n+掺杂的gaas衬底优选未减薄。例如，4＂gaas薄片具有约为450μm的厚度，而6＂gaas薄片具有约为650μm的厚度。

n+掺杂gaas衬底sub的下侧与整面构造的第二金属连接层m2材料锁合地连接。第二金属连接层m2优选由包含au和/或pd和/或ge的合金组成。

在一种未示出的实施方式中，由ingaas化合物组成的各个半导体层至少部分地没有材料锁合地彼此连接，因为在它们之间构造有其他由ingaas化合物组成的层。例如，在n-漂移层nmid和n+高掺杂的变质缓冲层序列nmp之间能够布置有其他n掺杂的中间层，其中，所述其他n掺杂的中间层具有1μm与15μm之间的厚度。此外，其他中间层的掺杂大于n-漂移层nmid的掺杂，然而小于n+高掺杂的变质缓冲层序列nmp的掺杂。

还应注意，替代“p在n上”结构，相应于结合图4、图6或图8的附图示出的实施方式，也能够构造“n在p上”结构。

在图10中示出第十实施方式。以下仅阐述与结合图9示出的实施方式的不同之处。

在n+高掺杂的变质缓冲层序列nmp和第二金属连接接通层m2之间布置有构造成半导体接通层的由gaas组成的n+第一高掺杂半导体层npls1。第一高掺杂半导体层npls1具有大于1·10¹⁸n/cm³的掺杂剂浓度和大于0.1μm且小于10μm或小于5μm的层厚度。

在n-漂移层nmid和n+高掺杂的变质缓冲层序列nmp之间布置有由ingaas化合物组成的n+第二高掺杂的半导体层npls2。可以理解，n+第二高掺杂的半导体层npls2的晶格常数相应于位于上方的n-漂移层nmid的晶格常数，即n+第二高掺杂的半导体层npls2与n-漂移层nmid彼此晶格匹配。

n+第二高掺杂半导体层npls2具有大于1·10¹⁸n/cm³的掺杂剂浓度和大于0.1μm的层厚度。