半导体结构的形成方法与流程

本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。

背景技术：

随着存储器件物理尺寸的缩小，相邻两个存储单元之间的串扰越来越严重。为了解决这个问题，在存储单元之间制备空气隙(airgap)是很有效的减小串扰的方法。因此，在目前主流的nand闪存芯片中一般也会采用空气隙的结构，以改善其相邻闪存单元之间的串扰。

图1a～图1d为现有技术中nand闪存芯片在其制备过程中的结构示意图。如图1a～图1d所示，在nand闪存制造过程中，在图案化的硬掩膜层430的掩膜作用下，完成其存储区的闪存单元的控制栅多晶硅层最后的刻蚀，形成有浮栅210、栅间介质层220以及控制栅230堆叠而成的栅极结构315，之后在栅极结构315的侧壁生长一层氧化硅410来保护底部的浮栅210，以防止其在后续的金属硅化工艺中被硅化消耗，接着，在存储区中的相邻栅极结构315间的沟槽201中填充氮化硅牺牲层420，形成如图1a所示的结构，以保护栅极结构315。然后，通过干法刻蚀工艺对栅极结构351上的氧化物410和氮化硅牺牲层420进行回刻蚀，以去除栅极结构351侧壁上的部分氧化物和控制栅203顶部的硬掩膜层430，以露出控制栅230的部分侧壁，形成如图1b所示的结构。之后，再用湿法刻蚀去除氮化硅牺牲层420，露出沟槽201，进而形成空气隙，如图1c所示，而未打开浮栅210区域由剩余的氧化物410保护以免被金属硅化。最后，再通过金属硅化工艺，在所述控制栅层230上形成栅极硅化物层240，即如图1d所述的结构，该栅极硅化物层240是由金属和剩余的氧化物410暴露出的控制栅层230反应形成的。

但是，由于目前在工艺开发中，在通过干法刻蚀回刻蚀栅极结构侧壁的氧化物时，通常会消耗一部分控制栅，若该干法刻蚀对氧化物的回刻蚀量较大，则会导致控制栅被消耗过多，不能满足器件性能要求；若该干法刻蚀对氧化物的回刻蚀量较少，则暴露出的控制栅的侧壁不足，导致后续在控制栅的侧壁上形成的栅极硅化物厚度不足，同样影响后续器件电学性能。

技术实现要素：

本发明的目的在于提供一种半导体结构的形成方法，以解决现有的形成方法中栅极硅化物厚度不足的问题。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：

提供一半导体衬底，在所述半导体衬底上形成有多个分立的栅极结构以及位于相邻所述栅极结构之间的沟槽，所述栅极结构包括沿远离所述半导体衬底依次堆叠设置的浮栅层、栅间介质层和控制栅层，所述栅极结构的侧壁以及所述沟槽的底部上覆盖有阻挡介质层，且所述沟槽中填充有牺牲填充层；

采用第一次刻蚀工艺回刻蚀所述阻挡介质层和所述牺牲填充层，以暴露所述控制栅层的顶表面和部分侧壁表面；

采用第二次刻蚀工艺回刻蚀所述牺牲填充层，以暴露出目标高度的所述栅极结构侧壁上的阻挡介质层；

采用第三次刻蚀工艺刻蚀所述暴露出的阻挡介质层，使其沿垂直于所述栅极结构侧壁的方向上的厚度变薄；

采用第四次刻蚀工艺去除所述沟槽中剩余部分的牺牲填充层，以在相邻的所述栅极结构之间形成气隙；

采用第五次刻蚀工艺去除减薄后的所述目标高度的阻挡介质层；

对暴露出所述控制栅层进行金属硅化处理，以形成金属硅化物层。

可选的，在所述半导体衬底上形成有多个分立的栅极结构、沟槽、阻挡介质层、牺牲填充层的步骤可以包括：

在半导体衬底上依次形成隧穿介质层、浮栅层、栅间介质层、控制栅层以及图案化的硬掩膜层；

以所述硬掩膜层为掩膜，依次刻蚀控制栅层、栅间介质层、浮栅层和隧穿介质层，直至暴露出所述半导体衬底的表面，以形成多个分立的栅极结构，并在相邻的栅极结构之间形成沟槽；

在所述半导体衬底上形成所述阻挡介质层，所述阻挡介质层覆盖所述栅极结构的侧壁、所述沟槽的底面以及所述硬掩膜层的侧壁和顶面上；

沉积牺牲填充层于所述阻挡介质层的表面上，且所述牺牲填充层至少填满所述沟槽；

对所述牺牲填充层进行顶部平坦化，直至要求厚度。

可选的，在所述控制栅层以及所述图案化的硬掩膜层之间还形成有刻蚀停止层，所述刻蚀停止层的材质不同于所述阻挡介质层和所述牺牲填充层；对所述牺牲填充层进行顶部平坦化，直至暴露出所述刻蚀停止层的顶面，以同时去除硬掩膜层；在所述执行所述第五次刻蚀工艺之后且在对暴露出所述控制栅层进行金属硅化处理之前，去除所述刻蚀停止层。

可选的，所述牺牲填充层和所述硬掩膜层的材料相同，所述第一次刻蚀工艺还同时去除所述硬掩膜层。

可选的，所述牺牲填充层和所述硬掩膜层的材料均包括氮化硅或者氮氧化硅；所述阻挡介质层的材料可以包括二氧化硅，所述刻蚀停止层的材质可以包括碳氮化硅或者金属氮化物。

可选的，所述减薄后的所述目标高度的阻挡介质层在沿垂直于所述栅极结构侧壁的方向上的厚度可以为至

可选的，所述第一次刻蚀工艺和所述第五次刻蚀工艺可以为干法刻蚀工艺；所述第二次刻蚀工艺、第三次刻蚀工艺和第四次刻蚀工艺可以为湿法刻蚀工艺。

可选的，所述第五次刻蚀工艺可以为siconi刻蚀工艺。

可选的，所述第二次刻蚀工艺和所述第四次刻蚀工艺采用的药液可以包括磷酸，所述第三次刻蚀工艺采用的药液可以包括氢氟酸。

可选的，所述对暴露出所述控制栅层进行金属硅化处理，以形成金属硅化物层的步骤，可以包括：

在所述暴露出的所述控制栅层上形成金属层；

对所述暴露出的所述控制栅层及其表面上形成的所述金属层执行硅化工艺，以使所述暴露出的所述控制栅层转化为金属硅化物层。

与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

在本发明提供的半导体结构的形成方法中，在初始干法刻蚀回刻蚀所述栅极结构侧壁上阻挡介质层的刻蚀量少的基础上，通过对形成在所述栅极结构侧壁上的所述阻挡介质层执行多次刻蚀工艺，实现逐步去除所述栅极结构侧壁上的目标高度的阻挡介质层，从而既能在去除栅极结构之间的沟槽中的牺牲填充层的过程中，保护所述栅极结构不被消耗，又能最终暴露出目标高度的控制栅层，进而能在栅极结构上形成所需厚度的金属硅化物(即栅极硅化物)。从而避免了对后续器件电学性能的影响。

本发明的技术方案，由于能够控制栅极结构顶部上形成的栅极硅化物的厚度，因此相对现有技术来说，就提供了一种增大或者调节形成在所述控制栅层上的金属硅化物的厚度的方案，由此能够满足nand闪存等不同性能要求的存储器件的制作需求。

附图说明

图1a～图1d为现有技术中nand闪存芯片在其制备过程中的结构示意图；

图2为本发明一实施例中的半导体结构的形成方法的流程示意图；

图3a～图3g为本发明一实施例中的半导体结构在其制备过程中的结构示意图。

具体实施方式

承如背景技术所述，在目前的nand闪存的制备方法中，在通过干法刻蚀回刻蚀栅极结构侧壁的氧化硅时，通常会消耗一部分控制栅多晶硅，若该干法刻蚀对氧化硅的回刻蚀量较大，则会导致控制栅多晶硅被消耗过多，不能满足器件性能要求；若该干法刻蚀对氧化硅的回刻蚀量较少，则暴露出的控制栅多晶硅的侧壁不足，从而造成后续在控制栅多晶硅的侧壁上形成的栅极硅化物厚度不足，影响后续器件电学性能的问题。

为此，本发明提供了一种的半导体结构的形成方法，以确保在初始干法刻蚀回刻蚀所述栅极结构侧壁上阻挡介质层的刻蚀量少的基础上，防止暴露出的控制栅多晶硅的侧壁不足，从而导致后续在控制栅多晶硅的侧壁上形成的栅极硅化物厚度不足，影响后续器件电学性能的问题。例如参考图2所示，所述半导体结构的形成方法包括如下步骤：

步骤s100，提供一半导体衬底，在所述半导体衬底上形成有多个分立的栅极结构以及位于相邻所述栅极结构之间的沟槽，所述栅极结构包括沿远离所述半导体衬底依次堆叠设置的浮栅层、栅间介质层和控制栅层，所述栅极结构的侧壁以及所述沟槽的底部上覆盖有阻挡介质层，且所述沟槽中填充有牺牲填充层；

步骤s200，采用第一次刻蚀工艺回刻蚀所述阻挡介质层和所述牺牲填充层，以暴露所述控制栅层的顶表面和部分侧壁表面；

步骤s300，采用第二次刻蚀工艺回刻蚀所述牺牲填充层，以暴露出目标高度的所述栅极结构侧壁上的阻挡介质层；

步骤s400，采用第三次刻蚀工艺刻蚀所述暴露出的阻挡介质层，使其沿垂直于所述栅极结构侧壁的方向上的厚度变薄；

步骤s500，采用第四次刻蚀工艺去除所述沟槽中剩余部分的牺牲填充层，以在相邻的所述栅极结构之间形成气隙；

步骤s600，采用第五次刻蚀工艺去除减薄后的所述目标高度的阻挡介质层；

步骤s700，对暴露出所述控制栅层进行金属硅化处理，以形成金属硅化物层。

即，本发明提供的形成方法中，在初始干法刻蚀回刻蚀所述栅极结构侧壁上阻挡介质层的刻蚀量少的基础上，通过对形成在所述栅极结构侧壁上的所述阻挡介质层执行多次刻蚀工艺，实现逐步去除所述栅极结构侧壁上的目标高度的阻挡介质层，从而既能在去除栅极结构之间的沟槽中的牺牲填充层的过程中，保护所述栅极结构不被消耗，又能最终暴露出目标高度的控制栅层，进而能在栅极结构上形成所需厚度的金属硅化物(即栅极硅化物)。从而避免了对后续器件电学性能的影响。

以下结合附图和具体实施例对本发明提出的半导体结构的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图3a～图3g为本发明一实施例中的半导体结构的形成方法在其制备过程中的结构示意图。

在步骤s100中，具体参考图3a所示，提供一半导体衬底100，所述半导体衬底100上依次形成有多个分立的栅极结构151，以及位于相邻所述栅极结构之间的沟槽101，所述栅极结构151包括沿远离所述半导体衬底100依次堆叠设置的浮栅层110、栅间介质层120和控制栅层130，所述栅极结构151的侧壁以及所述沟槽101的底部上覆盖有阻挡介质层310，且所述沟槽中填充有牺牲填充层320。

本实施例中，所述半导体衬底100可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。

进一步的，在所述半导体衬底100上形成有多个分立的栅极结构151、沟槽101、阻挡介质层310、牺牲填充层320的步骤可以包括：

首先，在半导体衬底100上依次形成隧穿介质层(未图示)、浮栅层110、栅间介质层120、控制栅层130以及图案化的硬掩膜层140；

然后，以所述硬掩膜层140为掩膜，依次刻蚀控制栅层130、栅间介质层120、浮栅层110和隧穿介质层，直至暴露出所述半导体衬底100的表面，以形成多个分立的栅极结构151，并在相邻的栅极结构151之间形成沟槽101；

接着，在所述半导体衬底100上形成所述阻挡介质层310，所述阻挡介质层310覆盖所述栅极结构151的侧壁、所述沟槽101的底面以及所述硬掩膜层310的侧壁和顶面上；

之后，沉积牺牲填充层320于所述阻挡介质层310的表面上，且所述牺牲填充层320至少填满所述沟槽101，并进一步对所述牺牲填充层320进行顶部平坦化，直至要求厚度。

可选地，在所述控制栅层130以及所述图案化的硬掩膜层140之间还形成有刻蚀停止层(未图示)，所述刻蚀停止层的材质不同于所述阻挡介质层310和所述牺牲填充层320；对所述牺牲填充层320进行顶部平坦化，直至暴露出所述刻蚀停止层的顶面，以同时去除硬掩膜层140；在如下步骤s600的执行所述第五次刻蚀工艺之后且在步骤s700对暴露出所述控制栅层130进行金属硅化处理之前，去除所述刻蚀停止层。通过在所述控制栅层130以及所述图案化的硬掩膜层140之间形成一定厚度的刻蚀停止层，以防止由于下述步骤s200中的所述第一次刻蚀工艺回刻蚀量过多，从而导致在对所述阻挡介质层310、所述牺牲填充层320和所述硬掩膜层140进行第一次刻蚀工艺回刻蚀的同时，将其下层控制栅层130的多晶硅也进行部分回刻蚀，即所述刻蚀停止层在第一次刻蚀工艺中起到保护控制栅层130的作用。

需要进一步说明的是，所述牺牲填充层320和所述硬掩膜层140的材料可以相同，也可以不同。示例性的，在本发明实施例中，所述牺牲填充层320和所述硬掩膜层140的材料相同，且可以包括氮化硅或者氮氧化硅。进一步的，在所述控制栅层130以及所述图案化的硬掩膜层140之间没有形成刻蚀停止层，因此，在沉积牺牲填充层320至少填满所述沟槽101之后，对所述牺牲填充层320进行顶部平坦化后，需要控制控制栅层130顶部上剩余的硬掩膜层140能够满足要求厚度，在后步骤s200中，采用第一次刻蚀工艺回刻蚀所述阻挡介质层310和所述牺牲填充层320时，一并去除控制控制栅层130顶部上剩余的硬掩膜层140。在本发明的其他实施例中，当所述牺牲填充层320和所述硬掩膜层140的材料不同时，在沉积牺牲填充层320至少填满所述沟槽101之后，对所述牺牲填充层320进行顶部平坦化至暴露出硬掩膜层140的表面即可，此时硬掩膜层140可以在步骤s600之后且在步骤s700之前去除，由此既能用于转移栅极图案，又能在后续的步骤中用作刻蚀停止层，起到保护栅极结构顶部的作用。

此外，所述阻挡介质层310的材料可以包括二氧化硅，所述刻蚀停止层的可以材质包括碳氮化硅或者金属氮化物。

在步骤s200中，具体参考图3b所示，采用第一次刻蚀工艺回刻蚀所述阻挡介质层310和所述牺牲填充层320，以暴露所述控制栅层130的顶表面和部分侧壁表面。

其中，所述第一次刻蚀工艺为干法刻蚀工艺，所述第一次刻蚀工艺还同时去除所述硬掩膜层140。

本实施例中，通过干刻蚀回刻(第一次刻蚀工艺)去除预设厚度的位于所述控制栅层130上的阻挡介质层310、填充于所述沟槽中的牺牲填充层320和所述硬掩膜层140，从而暴露出沿平行线于栅极结构侧壁的方向上的高度为t1的控制栅层，即通过采用比现有技术回刻蚀量少的干刻回刻工艺，去除所述栅极结构侧壁上的部分厚度的阻挡介质层，从而防止在第一次刻蚀工艺过程中所述控制栅层130中的多晶硅被刻蚀。

步骤s300，具体参考图3c所示，采用第二次刻蚀工艺回刻蚀所述牺牲填充层320，以暴露出目标高度为t2的所述栅极结构侧壁上的阻挡介质层310。

本实施例中，所述第二次刻蚀工艺可以为湿法刻蚀工艺，示例性的，所述第二次刻蚀工艺采用的药液可以包括磷酸。

步骤s400，具体参考图3d所示，采用第三次刻蚀工艺刻蚀所述暴露出的阻挡介质层310’，使其沿垂直于所述栅极结构侧壁的方向上的厚度变薄。

本实施例中，所述第三次刻蚀工艺为湿法刻蚀工艺，示例性的，所述三次刻蚀工艺采用的药液包括氢氟酸。通过采用湿刻蚀的方式，能够较好地控制对所述阻挡介质层310的去除量，有利于降低被所述阻挡介质层310’所覆盖的控制栅层130受到刻蚀损耗的概率，从而有利于提高所述控制栅层130的质量。

进一步的，所述减薄后的所述目标高度t2的阻挡介质层310’在沿垂直于所述栅极结构侧壁的方向上的厚度t4可以为至

步骤s500，具体参考图3e所示，采用第四次刻蚀工艺去除所述沟槽101中剩余部分的牺牲填充层320’，以在相邻的所述栅极结构之间形成气隙。

其中，所述第四次刻蚀工艺可以湿法刻蚀工艺，示例性的，所述第四次刻蚀工艺采用的药液可以包括湿刻氮化硅选择比高(相比氧化硅、硅)的磷酸。

步骤s600，具体参考图3f所示，采用第五次刻蚀工艺去除减薄后的所述目标高度t5的阻挡介质层。

本实施例中，所述第五次刻蚀工艺可以为干法刻蚀工艺，示例性的，所述第五次刻蚀工艺可以具体为siconi刻蚀工艺。由于siconi蚀刻工艺最大的特点是sio2/si的刻蚀选择比很高，因此，一方面，能去除之前步骤s400形成的阻挡介质层310’部分，同时还能减薄阻挡介质层310’下方的较厚的阻挡介质层，以扩大后续形成的气隙；另一方面，还可避免对器件造成等离子体损伤及多晶硅消耗。

步骤s700，对暴露出所述控制栅层进行金属硅化处理，以形成金属硅化物层。

本实施例中，具体参考图3g所示，形成所述金属硅化物层160的步骤可以包括：在所述暴露出的所述控制栅层上形成金属层(未图示)；对所述暴露出的所述控制栅层及其表面上形成的所述金属层执行硅化工艺，以使所述暴露出的所述控制栅层转化为金属硅化物层160。具体的，在形成所述金属层后，通过第一退火工艺使所述金属层与所述控制栅层130中的多晶硅相互反应，将部分厚度的所述控制栅层130中的顶部多晶硅的材料转变为金属硅化物；去除未反应的剩余金属层；去除未反应的剩余金属层后，通过第二退火工艺，将所述初始金属硅化物层转化为金属硅化物层160。

需要说明的是，在本实施例中，所述金属层的材料为镍，相应的，所述金属硅化物层160的材料为镍硅化合物。在另一实施例中，所述金属层的材料还可以为钛，则所述金属硅化物层的材料相应为钛硅化合物。在其他实施例中，所述金属层的材料还可以为钴，则所述金属硅化物层的材料相应为钴硅化合物。

综上所述，在本发明提供的半导体结构的形成方法中，在初始干法刻蚀回刻蚀所述栅极结构侧壁上阻挡介质层的刻蚀量少的基础上，通过对形成在所述栅极结构侧壁上的所述阻挡介质层执行多次刻蚀工艺，实现逐步去除所述栅极结构侧壁上的目标高度的阻挡介质层，从而既能在去除栅极结构之间的沟槽中的牺牲填充层的过程中，保护所述栅极结构不被消耗，又能最终暴露出目标高度的控制栅层，进而能在栅极结构上形成所需厚度的金属硅化物(即栅极硅化物)。从而避免了对后续器件电学性能的影响。

本发明的技术方案，由于能够控制栅极结构顶部上形成的栅极硅化物的厚度，因此相对现有技术来说，就提供了一种增大或者调节形成在所述控制栅层上的金属硅化物的厚度的方案，由此能够满足nand闪存等不同性能要求的存储器件的制作需求。

需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。