半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.光刻工艺是半导体集成电路制造中的关键工艺，用于将掩膜版上的图形转移到晶圆表面。然而，随着半导体器件的特征尺寸不断减小和集成度的不断提高，对光刻工艺的精密度的要求也随之提高。在半导体制造过程中，为了将掩膜版上的图形能准确的转移到晶圆表面，在每一次执行光刻胶的曝光之前，都必须做好晶圆的对准工作。
3.目前大多数利用对准标记进行光刻对准的方法是在半导体衬底内刻蚀形成零层标记凹槽，凹槽的底部与衬底的顶部表面具有一定的阶梯高度差，光刻对准时，曝光设备提供光源照射在整个半导体衬底上，投射在零层标记上的光产生的衍射图形被曝光设备的对准传感器接收，凹槽的底部与衬底的顶部表面具有一定的阶梯高度差，凹槽和衬底顶部表面产生的衍射光的强度不同，曝光设备通过判断衍射光的强度的变化或者衍射光的强度的变化边界来识别零层标记，完成光刻的对准过程。
4.然而在半导体制造工艺中，由于零层标记凹槽的存在，衬底表面不平整，后续在半导体衬底上形成鳍部等结构时，容易在凹槽中有侧墙或其他材料层的残留物，严重影响最终形成的半导体结构的性能。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，可以形成顶部表面与衬底的顶部表面齐平的零层对准标记，为后续鳍部的形成工艺提供平坦的工艺平台，有利于提高形成的半导体结构的性能。
6.为解决上述技术问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底包括标记区和器件区；零层对准标记，位于所述标记区的所述衬底内，且所述零层对准标记的顶部表面与所述器件区的衬底的顶部表面齐平。
7.可选的，所述零层对准标记为损伤层，所述损伤层具有第一掺杂离子。
8.可选的，所述第一掺杂离子包括p离子、si离子或ar离子的其中一种或多种组合。
9.可选的，所述零层对准标记为改性层，所述改性层具有第二掺杂离子。
10.可选的，所述第二掺杂离子包括n离子或o离子的其中一种或两种组合。
11.相应的，本发明实施例还提供了一种上述半导体结构的形成方法，包括：提供衬底，所述衬底包括标记区和器件区；对部分所述标记区的所述衬底进行离子注入，在所述标记区内形成零层对准标记，所述零层对准标记的顶部表面与所述器件区的衬底的顶部表面齐平。
12.可选的，在部分所述标记区的所述衬底内注入第一掺杂离子，形成损伤层，所述损伤层作为零层对准标记。
13.可选的，所述第一掺杂离子包括p离子、si离子或ar离子的其中一种或多种组合。
14.可选的，在部分所述标记区的所述衬底内注入第二掺杂离子，形成改性层，所述改性层作为零层对准标记。
15.可选的，所述第二掺杂离子包括n离子或o离子的其中一种或两种组合。
16.可选的，所述离子注入的工艺参数包括：离子注入剂量为1e10～1e20atoms/cm2，注入能量为10～400kev。
17.可选的，在形成所述零层对准标记之前，还包括：在所述衬底表面形成第一掩膜层，所述第一掩膜层内具有开口，所述开口暴露出部分所述标记区的所述衬底表面。
18.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
19.本发明实施例提供的形成方法，通过在标记区的衬底内注入离子形成零层对准标记，一方面，注入离子后的衬底对光的反射率发生了变化，与未注入离子的衬底对光的反射率不同，在光刻对准过程中，曝光设备发出的光照射在整个衬底上，离子注入区域和未注入离子区域对光的反射信号强度不同，从而完成光刻对准工艺；另一方面，离子注入未造成衬底表面高度的变化，形成的零层对准标记的顶部表面与其他区域的顶部表面齐平，更好的适用于自对准多重图形化工艺，后续在衬底上形成鳍部的过程中，各个材料层不会在凹槽中形成，刻蚀后也不会残留在凹槽中，消除了缺陷来源，且能够得到形貌一致的鳍部，有利于提高半导体结构的性能。
20.本发明实施例提供的半导体结构，一方面，零层对准标记可以为后续的光刻对准工艺提供对准参照；另一方面，零层对准标记的顶部表面与器件区的衬底的顶部表面齐平，为后续的工艺提供良好、平坦的工艺平台，提高了与自对准多重图形化工艺的适应性，有利于最终形成的半导体结构的性能。
附图说明
21.图1至图7是一实施例中半导体结构形成过程的结构示意图；
22.图8至图18本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
23.由背景技术可知，目前形成零层对准标记的方法为在衬底内形成零层标记凹槽，所述零层标记凹槽作为后续光刻工艺中的对准标记。然而，所述零层标记凹槽会造成形成鳍部的性能较差。
24.下面结合附图详细说明半导体结构性能较差的原因，图1至图7示出了一实施例中半导体结构形成过程的结构示意图。
25.参考图1，提供衬底10，所述衬底10包括标记区11和器件区12；在所述衬底10上形成图形化的光刻胶层13，所述图形化的光刻胶层13的开口暴露出标记区11待形成零层标记凹槽的衬底10表面。
26.参考图2，以所述图形化的光刻胶层13为掩膜刻蚀所述标记区11的所述衬底10，形成零层标记凹槽14，所述零层标记凹槽14作为后续光刻工艺对准时的对准标记；去除所述图形化的光刻胶层13。
27.参考图3，在所述衬底10和所述零层标记凹槽14底部和侧壁表面依次形成硬掩膜层15、核心层16、牺牲层17和掩膜层，所述掩膜层包括位于标记区11的零层标记凹槽14上的
第一掩膜层18、以及位于器件区12的衬底10上分立排布的第二掩膜层19。
28.参考图4，以所述掩膜层为掩膜，刻蚀所述牺牲层17和所述核心层16，直至露出所述硬掩膜层15的表面，在标记区11形成带有沟槽的第一核心层图形21，在器件区12形成分立排布的第二核心层图形22；去除所述掩膜层、和所述牺牲层17；在所述第一核心层图形21和所述第二核心层图形22侧壁和顶部表面形成侧墙材料层23。
29.参考图5，刻蚀去除硬掩膜层15表面以及第一核心层图形21和第二核心层图形22顶部表面的侧墙材料层23，在第一核心层图形21和第二核心层图形22的侧壁表面形成侧墙24。
30.参考图6，去除所述第一核心层图形21和第二核心层图形22。
31.参考图7，以所述侧墙24为掩膜，刻蚀所述硬掩膜层15以及所述衬底10，在所述衬底10上形成鳍部25。
32.发明人发现，当采用零层标记凹槽14作为对准标记，零层标记凹槽14与其他区域的衬底10表面具有一定的阶梯高度差，后续采用自对准多重图形化工艺在衬底10上形成鳍部25的过程中，需要沉积硬掩膜层15、核心层16、牺牲层17等多种材料层，这些材料层会沿着零层标记凹槽14的侧壁和底部表面生长，直至填充满整个零层标记凹槽。然而，在刻蚀上述材料层以及衬底10形成鳍部25时，由于各个材料层生长在零层标记凹槽14的侧壁和底部上，刻蚀后很容易残留在零层标记凹槽14内，在后续的湿法清洗等工艺中，残留在零层标记凹槽14内的残余物会随着湿法清洗液流出凹槽，成为晶圆表面缺陷的来源，进而严重影响了形成的半导体结构的性能。
33.如果在刻蚀形成鳍部之前，选择将零层标记凹槽14填充满并进行化学机械研磨工艺将零层标记凹槽14顶部表面磨平，一方面，增加了工艺的复杂性，增大了生产成本；另一方面，化学机械研磨工艺也无法完全保证顶部表面平整度的一致性，仍然会导致最终形成的鳍部的尺寸不一。
34.为了解决上述问题，本发明实施例提供了一种半导体结构的形成方法，对待形成零层对准标记的区域的衬底进行离子注入，将注入离子的衬底作为零层对准标记，一方面，通过在衬底内注入离子，改变了该区域衬底的反射率，与其他未注入离子的衬底的反射率不同，在后续光刻工艺中，曝光设备仍然可以通过判断离子注入区域和未注入离子区域的反射信号强度不同，来完成光刻的对准过程；另一方面，对衬底进行离子注入，不会改变衬底的表面高度，形成的零层对准标记的顶部表面与器件区的衬底的顶部表面齐平，后续刻蚀衬底形成鳍部时，和自对准多重图形化工艺的适应性更好，并且消除了晶圆表面缺陷的来源，有利于提高半导体结构的性能。
35.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
36.图8至图18是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
37.参考图8，提供衬底100，所述衬底100包括标记区ⅰ和器件区ⅱ。
38.本实施例中，后续在所述标记区ⅰ内形成零层对准标记。
39.本实施例中，所述衬底100的材料为硅。
40.在其他实施例中，所述衬底100的材料还可以为锗、锗化硅、砷化镓、砷化铟、绝缘体上硅(soi)、绝缘体上锗(goi)等半导体材料。
41.在所述衬底100内形成零层对准标记。
42.本实施例中，形成零层对准标记的步骤包括：
43.参考图8，形成覆盖所述衬底100表面的初始掩膜层(未图示)；图形化所述初始掩膜层，形成第一掩膜层101，所述第一掩膜层101内具有开口102，所述开口102暴露出部分所述标记区ⅰ的所述衬底100的表面。
44.本实施例中，所述开口102暴露出待形成零层对准标记的衬底100的表面。
45.本实施例中，所述第一掩膜层101为光刻胶层；在其他实施例中，所述第一掩膜层101还可以是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或氮化硼中的一种或多种。
46.形成所述第一掩膜层101后，对部分所述标记区ⅰ的所述衬底100进行离子注入，在所述标记区ⅰ的所述衬底100内形成零层对准标记，所述零层对准标记的顶部表面与所述器件区ⅱ的衬底100的顶部表面齐平。
47.本实施例中，具体为对所述第一掩膜层101的开口102暴露出的所述标记区ⅰ的衬底100进行离子注入。
48.对标记区ⅰ的部分衬底100进行离子注入，可以改变注入离子后的衬底100对光的反射率，在后续的光刻对准时，曝光设备提供光源照射在整个半导体衬底上，离子注入后的衬底100和未注入离子的衬底100对光的反射信号强度不同，曝光设备通过判断衍射光的强度的变化或者衍射光的强度的变化边界来识别零层对准标记，从而完成光刻的对准过程。
49.所述离子注入的工艺参数包括：离子注入剂量为1e10～1e20 atoms/cm2，注入能量为10～400kev。通过控制离子注入的能量以及剂量，可以控制形成的零层对准标记的深度和反射率的变化，控制零层对准标记的反射率和其他区域的衬底100的反射率的比值在1:1.5以上。
50.如果离子注入剂量过小，无法满足形成的零层对准标记的反射率符合上述条件，从而导致光刻对准工艺无法完成；如果离子注入剂量过大，形成的零层对准标记的掺杂离子浓度过大，在后续高温工艺中，掺杂离子容易扩散较远，影响器件区的半导体结构的性能。因此，在本实施例中，离子注入剂量为1e10～1e20 atoms/cm2。
51.如果离子注入能量过小，同样无法形成反射率满足要求的零层对准标记；如果离子注入能量过大，离子注入过程中对衬底的损伤较严重，会导致衬底表面的高度发生变化，无法形成顶部表面与衬底齐平的零层对准标记。因此，在本实施例中，离子注入能量为10～400kev。
52.参考图9，本实施例中，在部分所述标记区ⅰ的所述衬底100内注入第一掺杂离子，形成损伤层110，所述损伤层110作为零层对准标记。
53.所述第一掺杂离子包括p离子、si离子或ar离子的其中一种或多种组合。本实施例中，所述第一掺杂离子为p离子，所述离子注入的注入剂量为1e14～2e16 atoms/cm2，注入能量为20～80kev。
54.在其他实施例中，当第一掺杂离子为si离子时，离子注入剂量为1e15～1e17 atoms/cm2，注入能量为100～200kev；当第一掺杂离子为ar离子时，离子注入剂量为1e10～1e15 atoms/cm2，注入能量为50～100kev。
55.本实施例中，通过注入第一掺杂离子，第一掺杂离子对标记区ⅰ的衬底100产生轰
击，第一掺杂离子与衬底100中的晶格原子发生碰撞，产生原子位移，导致大量缺陷，在标记区ⅰ的衬底100内形成损伤层110，所述损伤层110对光的反射率与未注入离子的衬底100的反射率不同，从而可以将损伤层110作为对准标记。
56.在另一实施例中，参考图10，在部分所述标记区ⅰ的所述衬底100内注入第二掺杂离子，形成改性层120，所述改性层120作为零层对准标记。
57.所述第二掺杂离子包括o离子或n离子的其中一种或两种组合。
58.当所述第二掺杂离子为o离子，所述离子注入的注入剂量为1e15～1e18atoms/cm2，注入能量为20～60kev。
59.当第二掺杂离子为n离子时，离子注入剂量为1e17～1e19 atoms/cm2，注入能量为150～400kev。
60.在这一实施例中，通过注入第二掺杂离子，第二掺杂离子与标记区ⅰ的衬底100发生反应，在标记区ⅰ的衬底100内形成改性层120，当第二掺杂离子为o离子时，形成的改性层120为氧化硅；当第二掺杂离子为n离子时，形成的改性层120为氮化硅。所述改性层120对光的反射率与未注入离子的衬底100的反射率不同，从而可以将改性层120作为对准标记。
61.参考图11，本实施例中，形成所述零层对准标记后，去除所述第一掩膜层101。
62.形成所述零层对准标记之后，还包括：在所述标记区ⅰ和所述器件区ⅱ的所述衬底100上形成若干分立排布的鳍部。
63.本实施例中，采用自对准双重图形化工艺形成所述鳍部；在其他实施例中，还可以采用自对准多重图形化工艺形成所述鳍部，得到线宽更小的鳍部。
64.本实施例中，具体形成所述鳍部的步骤包括：
65.参考图12，在所述零层对准标记以及所述标记区ⅰ和所述器件区ⅱ的所述衬底100表面依次形成硬掩膜层201、初始核心层202、牺牲层203、抗反射层204以及初始第二掩膜层205。
66.本实施例中，所述硬掩膜层201的材料为氧化硅；在其他实施例中，所述硬掩膜层201的材料还可以是碳化硅、氮化硅、碳氮化硅、氮氧化硅或碳氮氧化硅中的一种或多种。
67.本实施例中，形成所述硬掩膜层201的方法为化学气相沉积法；在其他实施例中，还可以采用原子层沉积法形成所述硬掩膜层201。
68.本实施例中，所述硬掩膜层201为单层结构；在其他实施例中，所述硬掩膜层201还可以是叠层结构。
69.本实施例中，所述初始核心层202为无定形硅；在其他实施例中，所述初始核心层202的材料还可以是二氧化硅、氮化硅或碳化硅。
70.所述初始核心层202的材料与所述硬掩膜层201的材料不同，以便后续刻蚀初始核心层202时，不会损伤所述硬掩膜层201。
71.本实施例中，形成所述初始核心层202的方法为化学气相沉积法；在其他实施例中，还可以采用原子层沉积法形成所述初始核心层202。
72.本实施例中，所述牺牲层203的材料为含碳化合物。
73.本实施例中，形成所述牺牲层203的方法为旋涂法；在其他实施例中，还可以采用化学气相沉积法形成所述牺牲层203。
74.本实施例中，所述抗反射层204的材料为氮氧化硅；在其他实施例中，所述抗反射
层204还可以是氧化硅。
75.本实施例中，形成所述抗反射层204的方法为化学气相沉积法；在其他实施例中，还可以采用物理气相沉积法等形成所述抗反射层。
76.本实施例中，所述初始第二掩膜层205为光刻胶层；在其他实施例中，所述初始第二掩膜层205还可以是碳化硅、氮化硅、碳氮化硅、氮氧化硅或碳氮氧化硅中的一种或多种。
77.本实施例中，形成所述初始第二掩膜层205的方法为化学气相沉积法；在其他实施例中，还可以采用原子层沉积法形成所述初始第二掩膜层205。
78.参考图13，图形化所述初始第二掩膜层205，在所述标记区ⅰ形成第三掩膜层206，在所述器件区ⅱ形成第四掩膜层207，所述第三掩膜层206覆盖所述标记区ⅰ的所述零层对准标记的表面，所述第四掩膜层207分立排布于所述器件区ⅱ的所述衬底100表面。
79.本实施例中，所述第三掩膜层206覆盖所述零层对准标记的表面，可以保护零层对准标记在后续的刻蚀工艺中不被损伤。
80.所述第三掩膜层206的边界可以刚好覆盖所述零层对准标记的边界，也可以大于所述零层对准标记的边界。
81.本实施例中，所述第四掩膜层207用于定义后续在器件区ⅱ形成的鳍部的间隔距离。
82.参考图14，以所述第三掩膜层206和所述第四掩膜层207为掩膜，刻蚀所述抗反射层204、所述牺牲层203以及所述初始核心层202，直至暴露出所述硬掩膜层201的表面，形成核心层210；去除所述第三掩膜层206、所述第四掩膜层207、所述抗反射层204以及所述牺牲层203。
83.本实施例中，所述核心层210包括第一核心层211和第二核心层212，所述第一核心层211覆盖所述标记区ⅰ的所述零层对准标记的表面，所述第二核心层212分立排布于所述器件区ⅱ的所述衬底100表面。
84.参考图15，在所述核心层210(参考图14)侧壁和顶部表面、所述标记区ⅰ和器件区ⅱ的衬底100的表面形成侧墙材料层220。
85.本实施例中，具体为在所述第一核心层211和所述第二核心层212的侧壁和顶部表面、所述标记区ⅰ和器件区ⅱ的衬底100的表面形成侧墙材料层220。
86.本实施例中，所述侧墙材料层220的材料为氮化硅；在其他实施例中，所述侧墙材料层220的材料还可以是氮氧化硅或碳化硅。
87.本实施例中，形成所述侧墙材料层220的方法为原子层沉积法，使得形成的侧墙材料层220的均匀性更好，表面更光滑。
88.在其他实施例中，还可以采用化学气相沉积法形成所述侧墙材料层220。
89.参考图16，去除所述核心层210顶部表面、以及所述标记区ⅰ和器件区ⅱ的衬底100表面的侧墙材料层220，在所述核心层210侧壁表面形成侧墙221；去除所述核心层210。
90.本实施例中，采用干法刻蚀工艺去除所述核心层210顶部表面和衬底100表面的侧墙材料层220。
91.本实施例中，采用干法刻蚀工艺去除所述核心层210；在其他实施例中，还可以湿法刻蚀工艺去除所述核心层210。
92.参考图17，以所述侧墙221为掩膜，刻蚀所述硬掩膜层201、所述零层对准标记、以
及所述标记区ⅰ和器件区ⅱ的所述衬底100，在所述标记区ⅰ和器件区ⅱ的所述衬底100上形成鳍部230。
93.本实施例中，具体为，以所述侧墙221为掩膜，刻蚀所述硬掩膜层201，形成分立排布的图形化的硬掩膜层208；去除所述侧墙221；以所述图形化的硬掩膜层208为掩膜，刻蚀零层对准标记以及所述衬底100，形成鳍部230。
94.参考图18，本实施例中，形成所述鳍部230后，还包括：去除剩余的所述零层对准标记。
95.在其他实施例中，也可以不去除剩余的所述零层对准标记。
96.本实施例中，形成所述鳍部230后，还包括：在相邻所述鳍部230之间的所述衬底100上形成隔离层(未图示)。
97.本发明实施例中，采用离子注入的方式在标记区ⅰ的衬底100内形成零层对准标记，使得零层对准标记的顶部表面与器件区ⅱ的衬底的顶部表面齐平，一方面，离子注入后的衬底对光的反射率发生了变化，与其他未注入离子的衬底的反射率不同，从而可以将离子注入的区域作为零层对准标记，完成光刻对准；另一方面，离子注入没有改变衬底的表面高度，形成的零层对准标记的表面与其他区域的衬底的表面齐平，提高了和自对准多重图形化工艺的适应性，后续在衬底上形成鳍部时，由于工艺平台是平整的，不会有其他材料层残留在凹槽中，消除了缺陷来源，提高了半导体结构的性能，并且不需要对凹槽进行填充以及化学机械研磨，可以简化工艺流程，降低工艺成本。
98.相应的，本发明实施例还提供了一种采用上述形成方法形成的半导体结构。
99.参考图9，所述半导体结构包括：衬底100，所述衬底100包括标记区ⅰ和器件区ⅱ；零层对准标记，位于所述标记区ⅰ的所述衬底100内，且所述零层对准标记的顶部表面与所述器件区ⅱ的衬底100的顶部表面齐平。
100.本实施例中，所述零层对准标记为损伤层110，所述损伤层110具有第一掺杂离子。
101.所述第一掺杂离子包括p离子、si离子和ar离子的其中一种或多种组合。
102.参考图10，在另一实施例中，所述零层对准标记为改性层120，所述改性层120具有第二掺杂离子。
103.所述第二掺杂离子包括o离子和n离子的其中一种或两种组合。
104.本发明实施例提供的半导体结构，形成的零层对准标记的顶部表面与其他区域的衬底100的顶部表面齐平，为后续的光刻工艺提供了平坦的工艺平台，提高了与自对准多重图形化工艺的适应性，有利于后续形成的半导体器件的性能。
105.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。