半导体器件制备方法及半导体器件与流程

[0001]
本申请涉及半导体技术领域，特别是涉及一种半导体器件制备方法及半导体器件。


背景技术：

[0002]
在当今信息化时代，云计算，人工智能，物联网等新兴技术领域呈现出爆发式增长，被认为是人类历史上又一次的技术革命。而这些领域的发展都依靠于新一代高速通信网络即5g网络的支持。据相关机构数据显示，从2020年开始到2024年，全球5g基础设施市场将迎来飞速发展，期间预计将以106.4%的复合年增长率增长，到2024年的总市场规模将达到2000亿美元。
[0003]
5g业务场景对5g网络提出了高牢靠、大容量、低时延等一系列技术要求，其中半导体器件是其关键部件。半导体器件可用来产生、控制、接收、变换、放大信号和进行能量转换等。然而，传统的半导体器件制备方法制备的半导体器件，载流子注入效率低，不能满足市场需求。


技术实现要素：

[0004]
基于此，有必要针对上述技术问题，提供一种半导体器件制备方法及半导体器件。
[0005]
在一个实施例中，本申请提供一种半导体器件制备方法，包括如下步骤：提供衬底，并在所述衬底的表面生长第一包覆层；在所述第一包覆层远离所述衬底的表面生长第一限制异质结层；在所述第一限制异质结层远离所述第一包覆层的表面生长有源层；在所述有源层远离所述第一限制异质结层的表面生长第二限制异质结层；其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。
[0006]
在一个实施例中，在所述第一包覆层远离所述衬底的表面生长第一限制异质结层的步骤，包括：在所述第一包覆层远离所述衬底的表面，依次生长禁带宽度逐渐变小的多个第一子限制异质结层；其中，相邻所述第一子限制异质结层的禁带宽度的梯度差为20 mev至100mev。
[0007]
在一个实施例中，在所述有源层远离所述第一限制异质结层的表面生长第二限制异质结层的步骤，包括：在所述有源层远离所述第一限制异质结层的表面，依次生长禁带宽度逐渐变大的多个第二子限制异质结层；其中，相邻所述第二子限制异质结层的禁带宽度的梯度差为20 mev至100mev。
[0008]
在一个实施例中，所述半导体器件制备方法还包括：在所述第二限制异质结层远离所述有源层的表面，形成第二包覆层。
[0009]
在一个实施例中，所述半导体器件制备方法还包括：在所述第二包覆层远离所述第二限制异质结层的表面，形成欧姆接触层；在所述欧姆接触层远离所述第二包覆层的表面，形成第一金属电极层；在所述衬底远离所述第一包覆层的表面，形成第二金属电极层。
[0010]
本申请提供一种半导体器件。所述半导体器件包括衬底、第一包覆层、第一限制异质结层、有源层以及第二限制异质结层。所述衬底的表面设置有所述第一包覆层。所述第一限制异质结层设置于所述第一包覆层远离所述衬底的表面。所述有源层设置于所述第一限制异质结层远离所述第一包覆层的表面。所述第二限制异质结层设置于所述有源层远离所述第一限制异质结层的表面。其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。
[0011]
在一个实施例中，所述第一限制异质结层包括多个第一子限制异质结层。多个所述第一子限制异质结层依次设置于所述第一包覆层远离所述衬底的表面。相邻所述第一子限制异质结层的禁带宽度的梯度差为20 mev至100mev。且沿所述第一包覆层至所述有源层方向上，多个所述第一子限制异质结层的禁带宽度逐渐变小。
[0012]
在一个实施例中，相邻所述第一子限制异质结层的禁带宽度的梯度差为50 mev。
[0013]
在一个实施例中，所述第一子限制异质结层的个数为[(e
gc1-e
gb
）/
△
e
g1
]
向下取整
。其中，e
gc1
为所述第一包覆层的禁带宽度，e
gb
为所述有源层中势垒材料的禁带宽度，
△
e
g1
为相邻所述第一子限制异质结层的禁带宽度的梯度差。
[0014]
在一个实施例中，所述半导体结构还包括第二包覆层。所述第二包覆层设置于所述第二限制异质结层远离所述有源层的表面。所述第二限制异质结层包括多个第二子限制异质结层。多个所述第二子限制异质结层依次设置于所述有源层远离所述第一限制异质结层的表面。相邻所述第二子限制异质结层的禁带宽度的梯度差为20 mev至100mev。且沿所述有源层至所述第二包覆层方向上，多个所述第二子限制异质结层的禁带宽度逐渐变大。
[0015]
在一个实施例中，相邻所述第二子限制异质结层的禁带宽度的梯度差为50 mev。
[0016]
在一个实施例中，所述第二子限制异质结层的个数为[(e
gc2-e
gb
）/
△
e
g2
]
向下取整
。其中，e
gc2
为所述第二包覆层的禁带宽度，e
gb
为所述有源层中势垒材料的禁带宽度，
△
e
g2
为相邻所述第二子限制异质结层的禁带宽度的梯度差。
[0017]
在一个实施例中，所述第一限制异质结层包括n型掺杂的ingaalas，掺杂浓度范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
。
[0018]
在一个实施例中，所述第二限制异质结层包括p型掺杂的ingaalas，掺杂浓度范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
。
[0019]
在一个实施例中，所述第一限制异质结层的厚度范围为10 nm至200nm。所述第二限制异质结层的厚度范围为10 nm至200nm。
[0020]
在一个实施例中，本申请提供一种半导体器件，所述半导体器件包括衬底、第一包覆层、第一限制异质结层、有源层以及第二限制异质结层。所述衬底的表面设置有所述第一包覆层。所述第一限制异质结层设置于所述第一包覆层远离所述衬底的表面。所述有源层设置于所述第一限制异质结层远离所述第一包覆层的表面。所述第二限制异质结层设置于所述有源层远离所述第一限制异质结层的表面。其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的
禁带宽度逐渐变大。所述第一限制异质结层的厚度为100nm，所述第一限制异质结层的掺杂浓度为1.5
×
10
18
cm-3
。所述第二限制异质结层的厚度为200nm，所述第二限制异质结层的掺杂浓度为1
×
10
18
cm-3
。所述第一限制异质结层的禁带宽度以梯度差100mev逐渐变小，所述第二限制异质结层的禁带宽度以梯度差100mev逐渐变大。
[0021]
在一个实施例中，本申请提供一种半导体器件，所述半导体器件包括衬底、第一包覆层、第一限制异质结层、有源层以及第二限制异质结层。所述衬底的表面设置有所述第一包覆层。所述第一限制异质结层设置于所述第一包覆层远离所述衬底的表面。所述有源层设置于所述第一限制异质结层远离所述第一包覆层的表面。所述第二限制异质结层设置于所述有源层远离所述第一限制异质结层的表面。其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。所述第一限制异质结层的厚度为100nm，所述第一限制异质结层的掺杂浓度为1.5
×
10
18
cm-3
。所述第二限制异质结层的厚度为50nm，所述第二限制异质结层的掺杂浓度为1
×
10
18
cm-3
。所述第一限制异质结层的禁带宽度以梯度差100mev逐渐变小，所述第二限制异质结层的禁带宽度以梯度差100mev逐渐变大。
[0022]
在一个实施例中，本申请提供一种半导体器件，所述半导体器件包括衬底、第一包覆层、第一限制异质结层、有源层以及第二限制异质结层。所述衬底的表面设置有所述第一包覆层。所述第一限制异质结层设置于所述第一包覆层远离所述衬底的表面。所述有源层设置于所述第一限制异质结层远离所述第一包覆层的表面。所述第二限制异质结层设置于所述有源层远离所述第一限制异质结层的表面。其中，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。所述第一限制异质结层的厚度为100nm，所述第一限制异质结层的掺杂浓度为1.5
×
10
18
cm-3
。所述第二限制异质结层的厚度为50nm，所述第二限制异质结层的掺杂浓度为1
×
10
18
cm-3
。所述第一限制异质结层的禁带宽度以梯度差50mev逐渐变小，所述第二限制异质结层的禁带宽度以梯度差50mev逐渐变大。
[0023]
上述半导体器件制备方法及半导体器件中，所述第一包覆层设置于所述衬底的表面，对所述衬底进行了覆盖，起到了缓冲作用。所述第一限制异质结层与所述第二限制异质结层分别设置于所述有源层的两侧，即所述有源层设置在了所述第一限制异质结层与所述第二限制异质结层之间。同时，沿所述第一包覆层至所述第二限制异质结层方向上，所述第一限制异质结层的禁带宽度逐渐变小，所述第二限制异质结层的禁带宽度逐渐变大。此时，通过所述第一限制异质结层与所述第二限制异质结层形成了多个禁带宽度不同的渐变层。进而，在所述第一限制异质结层与所述第二限制异质结层之间形成了禁带宽度梯度差，可以加快载流子在异质结中移动，从而降低了载流子在异质结中的渡越时间，提高了载流子注入效率，能够实现25ghz以上的高速调制速率的要求。
附图说明
[0024]
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]
图1为本申请提供的半导体器件的结构示意图。
[0026]
图2为本申请提供的第一限制异质结层的结构示意图。
[0027]
图3为本申请提供的第二限制异质结层的结构示意图。
[0028]
图4为本申请提供的第一包覆层的厚度、第一限制异质结层的厚度以及第二限制异质结层的厚度的示意图。
[0029]
图5为本申请提供的第一包覆层的不同掺杂与带宽的关系示意图。
[0030]
图6为本申请提供的第一包覆层的不同厚度与带宽的关系示意图。
[0031]
图7为本申请提供的第一限制异质结层的不同厚度与带宽的关系示意图。
[0032]
图8为本申请提供的第二限制异质结层的不同厚度与带宽的关系示意图。
[0033]
图9为本申请提供的第二限制异质结层的不同掺杂浓度与带宽的关系示意图。
[0034]
图10为本申请提供的第一限制异质结层和第二限制异质结层中叠层禁带宽度梯度与带宽的关系示意图。
[0035]
附图标记说明：半导体器件100、衬底10、第一包覆层20、第一限制异质结层30、第一子限制异质结层310、有源层40、第二限制异质结层50、第二子限制异质结层510、第二包覆层60、欧姆接触层70、第一金属电极层810、第二金属电极层820、高反射镀膜层910、抗反射镀膜层920。
具体实施方式
[0036]
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
[0037]
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
[0038]
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
[0039]
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同
mev。
[0047]
本实施例中，相邻两个所述第一子限制异质结层310的材料间禁带宽度的梯度差
△
e
g1
为50 mev。此时，沿所述第一包覆层20至所述有源层40方向上（自下至上），所述第一限制异质结层30中第一个所述第一子限制异质结层310的禁带宽度比第二个所述第一子限制异质结层310的禁带宽度大50 mev。第二个所述第一子限制异质结层310的禁带宽度比第三个所述第一子限制异质结层310的禁带宽度大50 mev。第三个所述第一子限制异质结层310的禁带宽度比第四个所述第一子限制异质结层310的禁带宽度大50 mev。以此类推，所述第一限制异质结层30中形成了多个禁带宽度逐渐变小的渐变层。
[0048]
通过将相邻两个所述第一子限制异质结层310的材料间禁带宽度的梯度差
△
e
g1
设置为50 mev，多个所述第一子限制异质结层310之间形成了以50 mev为间隔的逐步变化的渐变层，可以更好地加快载流子在异质结中移动，进一步降低了载流子在异质结中的渡越时间，提高了载流子注入效率。
[0049]
在一个实施例中，所述第一子限制异质结层310的个数为[(e
gc1-e
gb
）/
△
e
g1
]
向下取整
。其中，e
gc1
为所述第一包覆层20的禁带宽度，e
gb
为所述有源层40中势垒材料的禁带宽度，
△
e
g1
为相邻所述第一子限制异质结层310的禁带宽度的梯度差。
[0050]
本实施例中，所述第一限制异质结层30中所述第一子限制异质结层310的个数可以根据所述第一包覆层20的禁带宽度与所述有源层40中势垒材料的禁带宽度的差进行选取。此时，根据[(e
gc1-e
gb
）/
△
e
g1
]
向下取整
设置所述第一子限制异质结层310的个数，可以使得所述第一包覆层20与所述有源层40中势垒之间形成多个所述第一子限制异质结层310。并且，多个所述第一子限制异质结层310的禁带宽度逐渐变小，所述第一包覆层20与所述有源层40中势垒之间形成了多个禁带宽度逐渐变小的渐变层，可以加快载流子在异质结中移动，降低了载流子在异质结中的渡越时间，提高了载流子注入效率。
[0051]
请参见图3，在一个实施例中，所述半导体器件100还包括第二包覆层60。所述第二包覆层60设置于所述第二限制异质结层50远离所述有源层40的表面。所述第二限制异质结层50包括多个第二子限制异质结层510。多个所述第二子限制异质结层510依次设置于所述有源层40远离所述第一限制异质结层30的表面。相邻所述第二子限制异质结层510的禁带宽度的梯度差为20 mev至100mev。且沿所述有源层40至所述第二包覆层60方向上，多个所述第二子限制异质结层510的禁带宽度逐渐变大。
[0052]
本实施例中，所述第二包覆层60设置于所述第二限制异质结层50远离所述有源层40的表面，对所述第二限制异质结层50进行了覆盖，起到了缓冲作用。多个所述第二子限制异质结层510依次设置于所述有源层40远离所述第一限制异质结层30的表面，可以理解为多个所述第二子限制异质结层510逐个层叠设置于所述有源层40的表面（如图3所示结构）。并且，相邻两个所述第二子限制异质结层510的材料间禁带宽度的梯度差
△
e
g2
为20 mev至100mev。此时，多个所述第二子限制异质结层510的禁带宽度是不同的。所述第二限制异质结层50包括了n层自下至上依次设置的材料组分不同的所述第二子限制异质结层510。
[0053]
同时，沿所述有源层40至所述第二包覆层60方向上（自下至上），多个所述第二子限制异质结层510的禁带宽度逐渐变大，进而形成了多个禁带宽度不同的渐变层。此时，所述第二限制异质结层50形成了多个禁带宽度逐渐变大的渐变层，可以加快载流子在异质结中移动，从而降低了载流子在异质结中的渡越时间，提高了载流子注入效率。
[0054]
通过所述有源层40两侧的多个所述第一子限制异质结层310与多个所述第二子限制异质结层510，在所述有源层40两侧依次自下至上形成了多个禁带宽度逐渐变小的渐变层和多个禁带宽度逐渐变大的渐变层。此时，通过多个所述第一子限制异质结层310与多个所述第二子限制异质结层510，将所述有源层40束缚在两者之间，形成了多个禁带宽度不同的渐变层，可以使得载流子快速移动，进而降低载流子的渡越时间，提高了载流子注入效率。
[0055]
在一个实施例中，相邻所述第二子限制异质结层510的禁带宽度的梯度差为50 mev。
[0056]
本实施例中，相邻两个所述第二子限制异质结层510的材料间禁带宽度的梯度差
△
e
g2
为50 mev。此时，沿所述有源层40至所述第二包覆层60方向上（自下至上），所述第二限制异质结层50中第一个所述第二子限制异质结层510的禁带宽度比第二个所述第二子限制异质结层510的禁带宽度小50 mev。第二个所述第二子限制异质结层510的禁带宽度比第三个所述第二子限制异质结层510的禁带宽度小50 mev。第三个所述第二子限制异质结层510的禁带宽度比第四个所述第二子限制异质结层510的禁带宽度小50 mev。以此类推，所述第二限制异质结层50中形成了多个禁带宽度逐渐变大的渐变层。
[0057]
通过将相邻两个所述第二子限制异质结层510的材料间禁带宽度的梯度差
△
e
g2
设置为50 mev，多个所述第二子限制异质结层510之间形成了以50 mev为间隔的逐步变化的渐变层，可以更好地加快载流子在异质结中移动，进一步降低了载流子在异质结中的渡越时间，提高了载流子注入效率。
[0058]
在一个实施例中，所述第二子限制异质结层510的个数为[(e
gc2-e
gb
）/
△
e
g2
]
向下取整
。其中，e
gc2
为所述第二包覆层60的禁带宽度，e
gb
为所述有源层40中势垒材料的禁带宽度，
△
e
g2
为相邻所述第二子限制异质结层510的禁带宽度的梯度差。
[0059]
本实施例中，所述第二限制异质结层50中所述第二子限制异质结层510的个数可以根据所述第二包覆层60的禁带宽度与所述有源层40中势垒材料的禁带宽度的差进行选取。此时，根据[(e
gc2-e
gb
）/
△
e
g2
]
向下取整
设置所述第二子限制异质结层510的个数，可以使得所述第二包覆层60与所述有源层40中势垒之间形成多个所述第二子限制异质结层510。并且，多个所述第二子限制异质结层510的禁带宽度逐渐变大，所述第二包覆层60与所述有源层40中势垒之间形成了多个禁带宽度逐渐变大的渐变层，可以加快载流子在异质结中移动，降低了载流子在异质结中的渡越时间，提高了载流子注入效率。
[0060]
在一个实施例中，e
gc1
为所述第一包覆层20所用材料的25℃禁带宽度，e
gb
为所述有源层40中势垒材料的25℃禁带宽度，
△
e
g1
为相邻所述第一子限制异质结层310的25℃禁带宽度的梯度差。e
gc2
为所述第二包覆层60所用材料的25℃禁带宽度，e
gb
为所述有源层40中势垒材料的25℃禁带宽度，
△
e
g2
为相邻所述第二子限制异质结层510的25℃禁带宽度的梯度差。
[0061]
本实施例中，以25℃禁带宽度为例对所述第一子限制异质结层310的个数和所述第二子限制异质结层510的个数进行计算。此时，所述有源层40中势垒材料的25℃禁带宽度e
gb
为1.18ev。本申请中对温度不做具体限定，还可以为其他摄氏度禁带宽度。
[0062]
在一个实施例中，所述第一限制异质结层30包括n型掺杂的ingaalas，掺杂浓度范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
。
[0063]
本实施例中，通过设置所述第一限制异质结层30中n型掺杂的掺杂浓度范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
，可以增加材料中的载流子浓度水平，降低载流子在异质结界面的散射与堆积，从而实现减少载流子在所述第一限制异质结层30中的渡越时间，提高了载流子注入效率。
[0064]
在一个实施例中，所述第一限制异质结层30中n型掺杂的掺杂浓度为dnsch=1.5
×
10
18 cm-3
。
[0065]
在一个实施例中，所述第二限制异质结层50包括p型掺杂的ingaalas，掺杂浓度dpsch范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
。
[0066]
本实施例中，通过设置所述第二限制异质结层50中p型掺杂的掺杂浓度范围为5
×
10
17
cm-3
至20
×
10
17
cm-3
，可以增加材料中的载流子浓度水平，降低载流子在异质结界面的散射与堆积，从而实现减少载流子在所述第二限制异质结层50中的渡越时间，提高了载流子注入效率。
[0067]
在一个实施例中，所述第二限制异质结层50中p型掺杂的掺杂浓度为dpsch=10
×
10
17 cm-3
。
[0068]
因此，通过设置所述有源层40中势垒分别与所述第一包覆层20和所述第二包覆层60之间的所述第一限制异质结层30和所述第二限制异质结层50的掺杂浓度与禁带宽度梯度来增加材料中载流子浓度水平，降低载流子在异质结界面的散射与堆积，从而实现减少载流子在所述第一限制异质结层30和所述第二限制异质结层50中的渡越时间，提高了载流子注入效率。
[0069]
请参见图4，在一个实施例中，所述第一限制异质结层30的厚度范围为10 nm至200nm。所述第二限制异质结层50的厚度范围为10 nm至200nm。
[0070]
本实施例中，所述第一限制异质结层30的厚度tnsch取值范围为10 nm ~200nm，优选地为100nm。所述第二限制异质结层50的厚度tpsch取值范围为10 nm ~200nm，优选地为50nm。
[0071]
通过在10 nm至200nm范围内调整所述第一限制异质结层30与所述第二限制异质结层50的厚度，可以提高所述有源层40等效折射率分布，从而实现带宽25g以上的高速调制，助力5g新基建的推进。
[0072]
请参见图1，在一个实施例中，所述半导体器件100还包括欧姆接触层70、第一金属电极层810、第二金属电极层820、高反射镀膜层910以及抗反射镀膜层920。所述欧姆接触层70设置于所述第二包覆层60远离所述第二限制异质结层50的表面。所述第一金属电极层810设置于所述欧姆接触层70远离所述第二包覆层60的表面。所述第二金属电极层820设置于所述衬底10远离所述第一包覆层20的表面。
[0073]
所述衬底10、所述第一包覆层20、所述第一限制异质结层30、所述有源层40、所述第二限制异质结层50、所述第二包覆层60、所述欧姆接触层70、所述第一金属电极层810以及所述第二金属电极层820形成基体结构（图中未标注），可以看作一个整体结构。如图1所示，所述高反射镀膜层910设置在基体结构（图中未标注）的第一侧端面。所述抗反射镀膜层920设置在基体结构（图中未标注）的第二侧端面。所述第一侧端面与所述第二侧端面相对设置。如图1所示，所述高反射镀膜层910设置在图1中的左侧端面。所述抗反射镀膜层920设置在图1中的右侧端面。
[0074]
此时，所述第二金属电极层820、所述衬底10、所述第一包覆层20、所述第一限制异质结层30、所述有源层40、所述第二限制异质结层50、所述第二包覆层60、所述欧姆接触层70以及所述第一金属电极层810设置在了所述高反射镀膜层910与所述抗反射镀膜层920之间。
[0075]
在一个实施例中，所述第一包覆层20的厚度tn为0.2μm~3μm，优选地为0.4μm。所述第一包覆层20的掺杂浓度为5
×
10
17 cm-3
~20
×
10
17 cm-3
。所述第一包覆层20的材料为n型inp，25℃禁带宽度为e
gc1
为1.43ev。所述第一包覆层20中n型掺杂的掺杂浓度dn的取值范围为5
×
10
17 cm-3
~20
×
10
17 cm-3
，优选为5
×
10
17 cm-3
。所述第二包覆层60的材料为p型inp，掺杂类型为p型掺杂。
[0076]
所述有源层40的量子阱材料为非掺杂砷化铝镓铟（ingaalas）。所述有源层40中势垒材料的25℃禁带宽度e
gb
取值范围为0.89ev~1.38ev。所述有源层40中势垒材料的25℃禁带宽度e
gb
为1.18ev。所述欧姆接触层70的接触层材料为ingaas，掺杂类型为p型掺杂。
[0077]
在一个实施例中，本申请提供一种半导体器件制备方法，包括如下步骤：提供衬底10，并在所述衬底10的表面生长第一包覆层20；在所述第一包覆层20远离所述衬底10的表面生长第一限制异质结层30；在所述第一限制异质结层30远离所述第一包覆层20的表面生长有源层40；在所述有源层40远离所述第一限制异质结层30的表面生长第二限制异质结层50；其中，沿所述第一包覆层20至所述第二限制异质结层30方向上，所述第一限制异质结层30的禁带宽度逐渐变小，所述第二限制异质结层50的禁带宽度逐渐变大。
[0078]
本实施例中，所述半导体器件制备方法采用金属有机化合物化学气相沉淀（metal-organic chemical vapor deposition，mocvd）在所述衬底10表面沉积所述第一包覆层20。在所述第一包覆层20上方依次沉积所述第一限制异质结层30、所述有源层40以及所述第二限制异质结层50。所述有源层40、所述第一限制异质结层30以及所述第二限制异质结层50的材料均为ingaalas，其材料组分取决于材料禁带宽度。所述第一限制异质结层30与所述第二限制异质结层50均由不同禁带宽度的材料叠层组成。
[0079]
所述第一包覆层20设置于所述衬底10的表面，对所述衬底10进行了覆盖，起到了缓冲作用。所述第一限制异质结层30与所述第二限制异质结层50分别设置于所述有源层40的两侧，即所述有源层40设置在了所述第一限制异质结层30与所述第二限制异质结层50之间。同时，沿所述第一包覆层20至所述第二限制异质结层30方向上，所述第一限制异质结层30的禁带宽度逐渐变小，所述第二限制异质结层50的禁带宽度逐渐变大。此时，通过所述第一限制异质结层30与所述第二限制异质结层50形成了多个禁带宽度不同的渐变层。进而，在所述第一限制异质结层30与所述第二限制异质结层50之间形成了禁带宽度梯度差，可以加快载流子在异质结中移动，从而降低了载流子在异质结中的渡越时间，提高了载流子注入效率，能够实现25g以上的高速调制速率的要求。
[0080]
在一个实施例中，所述半导体器件制备方法还包括：在所述第一包覆层20上方依次沉积所述第一限制异质结层30、所述有源层40、所述第二限制异质结层50、所述第二包覆层60以及所述欧姆接触层70，得到晶圆。
[0081]
在一个实施例中，在所述第一包覆层20远离所述衬底10的表面生长第一限制异质结层30的步骤，包括：
在所述第一包覆层20远离所述衬底10的表面，依次生长禁带宽度逐渐变小的多个第一子限制异质结层310。其中，相邻所述第一子限制异质结层310的禁带宽度的梯度差为20 mev至100mev。
[0082]
本实施例中，沿所述第一包覆层20至所述有源层40方向上（自下至上），多个所述第一子限制异质结层310的禁带宽度逐渐变小，进而形成了多个禁带宽度不同的渐变层。此时，所述第一限制异质结层30形成了多个禁带宽度逐渐变小的渐变层，可以加快载流子在异质结中移动，从而降低了载流子在异质结中的渡越时间，提高了载流子注入效率。
[0083]
在一个实施例中，在所述有源层40远离所述第一限制异质结层30的表面生长第二限制异质结层50的步骤，包括：在所述有源层40远离所述第一限制异质结层30的表面，依次生长禁带宽度逐渐变大的多个第二子限制异质结层510。其中，相邻所述第二子限制异质结层510的禁带宽度的梯度差为20 mev至100mev。
[0084]
本实施例中，沿所述有源层40至所述第二包覆层60方向上（自下至上），多个所述第二子限制异质结层510的禁带宽度逐渐变大，进而形成了多个禁带宽度不同的渐变层。此时，所述第二限制异质结层50形成了多个禁带宽度逐渐变大的渐变层，可以加快载流子在异质结中移动，从而降低了载流子在异质结中的渡越时间，提高了载流子注入效率。
[0085]
此时，通过所述有源层40两侧的多个所述第一子限制异质结层310与多个所述第二子限制异质结层510，在所述有源层40两侧依次自下至上形成了多个禁带宽度逐渐变小的渐变层和多个禁带宽度逐渐变大的渐变层。此时，通过多个所述第一子限制异质结层310与多个所述第二子限制异质结层510，将所述有源层40束缚在两者之间，形成了多个禁带宽度不同的渐变层，可以使得载流子快速移动，进而降低载流子的渡越时间，提高了载流子注入效率。
[0086]
在一个实施例中，所述半导体器件制备方法还包括：在所述第二限制异质结层远离所述有源层的表面，形成第二包覆层。
[0087]
本实施例中相关描述可参考上述相关实施例。
[0088]
在一个实施例中，所述半导体器件制备方法还包括：在所述第二包覆层远离所述第二限制异质结层的表面，形成欧姆接触层；在所述欧姆接触层远离所述第二包覆层的表面，形成第一金属电极层；在所述衬底远离所述第一包覆层的表面，形成第二金属电极层。
[0089]
本实施例中相关描述可参考上述相关实施例。
[0090]
在一个实施例中，所述半导体器件制备方法还包括：在晶圆的所述欧姆接触层70上方形成波导结构（图中未标注）。然后在波导结构上表面使用等离子体化学气相沉积形成一层绝缘层，之后再用刻蚀方法去除波导结构上表面的绝缘层，露出所述欧姆接触层70。然后在所述欧姆接触层70与绝缘层上方形成所述第一金属电极层810（即p-金属电极层）。随后，将所述衬底10的背面镀上所述第二金属电极层820（即n-金属电极层）。晶圆经过切割后一端面镀所述抗反射镀膜层920，另一端镀所述高反射镀膜层910，进而获得通讯用高速芯片。
[0091]
在一个实施例中，本申请提供以下具体的6个实施例：实施例1：设置所述第一包覆层20的厚度tn=0.2μm，掺杂浓度分别为dn=5e17（5
×
10
17
）
cm-3
，dn=1.5e18（1.5
×
10
18
）cm-3
，dn=2e18（2
×
10
18
）cm-3 三组。所述有源层40中势垒材料的25℃禁带宽度e
gb
=1.18ev。所述第一限制异质结层30的厚度tnsch=100nm。所述第二限制异质结层50的厚度tpsch=200nm。所述第一限制异质结层30的掺杂浓度dnsch=1.5
×
10
18 cm-3
。所述第二限制异质结层50的掺杂浓度dpsch=1e18（1
×
10
18
）cm-3
。所述第一限制异质结层30中多个所述第一子限制异质结层310的叠层材料间禁带宽度梯度差δe
g1
=100mev。所述第二限制异质结层50中多个所述第二子限制异质结层510的叠层材料间禁带宽度梯度差δe
g2
=100mev。如图4所示，所述第一包覆层20的掺杂浓度取值不同时，三者的3db带宽（图5中所示横向虚线所示）都可满足25ghz及以上的高速调整带宽的要求。并且，在掺杂浓度分别为dn=5e17（5
×
10
17
）cm-3
时，3db带宽的响应强度最大。
[0092]
请参见图6，实施例2：设置所述第一包覆层20的厚度tn=0.2μm、tn=0.4μm，tn=2μm三组，掺杂浓度为dn=5e17（5
×
10
17
）cm-3
。所述有源层40中势垒材料的25℃禁带宽度e
gb
=1.18ev。所述第一限制异质结层30的厚度tnsch=100nm。所述第二限制异质结层50的厚度tpsch=200nm。所述第一限制异质结层30的掺杂浓度dnsch=1.5
×
10
18 cm-3
。所述第二限制异质结层50的掺杂浓度dpsch=1e18（1
×
10
18
）cm-3
。所述第一限制异质结层30中多个所述第一子限制异质结层310的叠层材料间禁带宽度梯度差δe
g1
=100mev。所述第二限制异质结层50中多个所述第二子限制异质结层510的叠层材料间禁带宽度梯度差δe
g2
=100mev。如图6所示，tn=0.2μm、tn=0.4μm，tn=2μm三组差异很小，三种厚度都可满足25ghz及以上的高速调整带宽的要求。并且在tn=0.4μm时，3db带宽（图6中所示横向虚线所示）的响应强度最大。
[0093]
请参见图7，实施例3：设置所述第一包覆层20的厚度tn=0.4μm，掺杂浓度设置为dn=5e17（5
×
10
17
）cm-3
。所述有源层40中势垒材料的25℃禁带宽度e
gb
=1.18ev。所述第一限制异质结层30的厚度分别设置为tnsch=10nm，tnsch=100nm，tnsch=200nm。所述第一限制异质结层30的掺杂浓度dnsch=1.5e18（1.5
×
10
18
）cm-3
。所述第二限制异质结层50的厚度tpsch=200nm，掺杂浓度dpsch=1e18（1
×
10
18
）cm-3
。所述第一限制异质结层30中多个所述第一子限制异质结层310的叠层材料间禁带宽度梯度差δe
g1
=100mev。所述第二限制异质结层50中多个所述第二子限制异质结层510的叠层材料间禁带宽度梯度差δe
g2
=100mev。如图7所示，三种厚度都可满足25ghz及以上的高速调整带宽的要求。并且，tnsch=100nm时，3db带宽的响应强度最大。
[0094]
请参见图8，实施例4：设置所述第一包覆层20的厚度tn=0.4μm，掺杂浓度设置为dn=5e17（5
×
10
17
）cm-3
。所述有源层40中势垒材料的25℃禁带宽度e
gb
=1.18ev。所述第一限制异质结层30的厚度设置为tnsch = 100nm。所述第一限制异质结层30的掺杂浓度dnsch=1.5e18（1.5
×
10
18
）cm-3
。所述第二限制异质结层50的厚度分别设置为tpsch=10nm，tpsch=50nm，tpsch=200nm，掺杂浓度dpsch=1e18（1
×
10
18
）cm-3
。所述第一限制异质结层30中多个所述第一子限制异质结层310的叠层材料间禁带宽度梯度差δe
g1
=100mev。所述第二限制异质结层50中多个所述第二子限制异质结层510的叠层材料间禁带宽度梯度差δe
g2
=100mev。如图8所示，所述第二限制异质结层50的三种厚度都可满足25ghz及以上的高速调整带宽的要求。并且，在tpsch=50nm时，3db的响应强度最大。
[0095]
请参见图9，实施例5：设置所述第一包覆层20的厚度tn=0.4μm，掺杂浓度设置为dn=5e17（5
×
10
17
）cm-3
。所述有源层40中势垒材料的25℃禁带宽度e
gb
=1.18ev。所述第一限制异质结层30的厚度设置为tnsch = 100nm。所述第一限制异质结层30的掺杂浓度dnsch=
1.5e18（1.5
×
10
18
）cm-3
。所述第二限制异质结层50的厚度设置为tpsch=50nm，掺杂浓度分别为dpsch=5e17（5
×
10
17
）cm-3
，dpsch=1e18（1
×
10
18
）cm-3
，dpsch=2e18（2
×
10
18
）cm-3
。所述第一限制异质结层30中多个所述第一子限制异质结层310的叠层材料间禁带宽度梯度差δe
g1
=100mev。所述第二限制异质结层50中多个所述第二子限制异质结层510的叠层材料间禁带宽度梯度差δe
g2
=100mev。如图9所示，所述第二限制异质结层50的三种掺杂浓度都可满足25ghz及以上的高速调整带宽的要求。并且在dpsch=1e18（1
×
10
18
）cm-3
时，3db带宽的响应强度最大。
[0096]
请参见图10，实施例6：设置所述第一包覆层20的厚度tn=0.4μm，掺杂浓度设置为dn=5e17（5
×
10
17
）cm-3
。所述有源层40中势垒材料的25℃禁带宽度e
gb
=1.18ev。所述第一限制异质结层30的厚度设置为tnsch = 100nm。所述第一限制异质结层30的掺杂浓度dnsch=1.5e18（1.5
×
10
18
）cm-3
。所述第二限制异质结层50的厚度设置为tpsch=50nm，掺杂浓度分别为dpsch=1e18（1
×
10
18
）cm-3
。所述第一限制异质结层30中多个所述第一子限制异质结层310的叠层材料间禁带宽度梯度差分别为δe
g1
=20mev，δe
g1
=50mev，δe
g1
=100mev。所述第二限制异质结层50中多个所述第二子限制异质结层510的叠层材料间禁带宽度梯度差δe
g2
=20mev，δe
g2
=50mev，δe
g2
=100mev。如图10所示，图10中δe
g
代表了δe
g1
和δe
g2
，此处可以理解为δe
g1
=δe
g2
=δe
g
。20mev、50mev、100mev的三种叠层材料间禁带宽度梯度差δe
g
都可满足25ghz及以上的高速调整带宽的要求。并且，在50mev时3db带宽达到最佳值。
[0097]
因此，通过上述实施例，可以看出：本申请通过设置所述第一限制异质结层30与所述第二限制异质结层50的掺杂浓度以及叠层禁带宽度梯度差，可以使得所述半导体器件100满足实现25ghz以上的高速调制速率的要求。
[0098]
在一个实施例中，本申请提供一种工温大功率半导体芯片，包括上述任一实施例中所述半导体器件100。本申请提供一种工温大功率半导体芯片，采用上述任一实施例中所述半导体器件制备方法制备。此时，工温大功率半导体芯片可以为高速25g以上芯片，带宽大于18ghz，完全满足目前5g网络前传，中传及数据中心的单通道50g以上对带宽的要求，可实现5g网络的国产化方案批量生产，助力国家新基建，推动国内5g网络的快速部署。
[0099]
在一个实施例中，上述各个实施例中的所述半导体器件100和所述半导体器件制备方法还可以应用在其他半导体器件技术领域。
[0100]
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
[0101]
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0102]
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。