一种改善MIM电容的击穿电压的方法与流程

一种改善mim电容的击穿电压的方法
技术领域
1.本发明涉及半导体制造技术领域，特别涉及一种改善mim电容的击穿电压的方法。


背景技术：

2.电容元件常应用于如射频、单片微波等集成电路中作为电子无源器件。常见的电容元件包括金属氧化物半导体(metal
‑
oxide
‑
semiconductor，mos)电容、pn结(positivenegative junction)电容以及金属
‑
介质层
‑
金属(metal
‑
insulator
‑
metal，mim)电容等。
3.随着半导体器件集成度的提高，要求电容器具有更大的电容值，以确保电容器能够正常工作。然而，对于pip电容器来说，作为上/下电极板的多晶硅与作为电容介电层的绝缘层之间的界面处容易发生氧化，因而会使电容值减小。相比之下，mim电容器可以具有最小的电阻率，并且由于内部耗尽以及相对较大的电容而基本上不会存在寄生电容。因此，在半导体器件中，尤其是在高频器件中，通常会选用mim电容器。
4.图1是mim电容的击穿电压的趋势图。如图1所示，在集成无源器件(ipd)零件(即mim电容)的击穿电压(bvmin)测试时，出现击穿电压的测量值与设计值偏差较大，且分布较为离散，具体如区域a中的各测试值，其相较于其上方较为密集分布的测量值来说测量值并不理想，使得击穿电压的测量值集收敛性较差，而且该现象没有规律可循。


技术实现要素：

5.本发明的目的在于提供一种改善mim电容的击穿电压的方法，以减少击穿电压的测量值与设计值的偏差。
6.为解决上述技术问题，本发明提供一种改善mim电容的击穿电压的方法，包括以下步骤：
7.提供一基底，所述基底上形成有第一电极；
8.在所述第一电极上经过n次沉积，以形成电容介质层，其中n≥2，且n为正整数；以及
9.在所述电容介质层上形成第二电极，以形成mim电容。
10.可选的，在所述第一电极上经过n次沉积，以形成电容介质层包括：
11.在所述第一电极上由下至上依次形成第一子电容介质层至第n子电容介质层，所述第一子电容介质层至第n子电容介质层构成电容介质层。
12.进一步的，所述第一子电容介质层至第n子电容介质层的厚度相同。
13.进一步的，所述第一子电容介质层至第n子电容介质层的厚度不相同。
14.进一步的，所述第一子电容介质层至第n子电容介质层的厚度均大于或等于
15.进一步的，在所述第一电极上经过三次沉积，以形成电容介质层，所述第一子电容介质层至第三子电容介质层构成电容介质层。
16.进一步的，所述第一电极的材料包括氮化钛、钛或铝。
17.可选的，所述第二电极由导电性较好的氮化钛制成。
18.进一步的，相邻的子电容介质层之间，第一子电容介质层与第一电极之间的应力s与曲率半径r之间满足以下公式：
[0019][0020]
其中，e为底层薄膜的杨氏模量；v为底层薄膜的泊松比；d为底层薄膜的厚度；t为位于底层薄膜上的薄膜的厚度。
[0021]
可选的，所述基底的材料为氧化硅、氮化硅、低k介电材料或超低k介电材料。
[0022]
与现有技术相比，本发明具有以下有益效果：
[0023]
本发明所提供的一种改善mim电容的击穿电压的方法，包括以下步骤：提供一基底，所述基底上形成有第一电极；在所述第一电极上经过n次沉积，以形成电容介质层，其中n≥2，且n为正整数；以及在所述电容介质层上形成第二电极，以形成mim电容。本发明通过在第一电极上经过多次沉积形成电容介质层，以消除形成电容介质层内以及电容介质层与第一电极之间的应力过大造成的电介质层的破裂，从而减少了击穿电压的测量值与设计值的偏差。
附图说明
[0024]
图1是mim电容的击穿电压的趋势图；
[0025]
图2是mim电容不良的结构示意图；
[0026]
图3是本发明一实施例的一种改善mim电容的击穿电压的方法的流程示意图；
[0027]
图4a
‑
4d本发明一实施例的改善mim电容的击穿电压的方法的各步骤的结构示意图。
[0028]
附图标记说明：
[0029]
图1
‑
2中：
[0030]
a
‑
击穿电压的测量值与设计值偏差较大的区域；b
‑
破裂现象；
[0031]
11
‑
金属铝；12
‑
氮化硅层；
[0032]
图4a
‑
4d中：
[0033]
100
‑
半导体衬底；
[0034]
210
‑
第一电极；220
‑
电容介质层；221
‑
第一电容介质层；222
‑
第二电容介质层；223
‑
第三电容介质层；230
‑
第二电极。
具体实施方式
[0035]
如背景技术所述，击穿电压的测量值与设计值偏差较大造成其分布较为离散，经过obirch进行失效点定位找出测量值与设计值偏差较大的mim电容，并在剥离mim电容的顶部金属层以及顶部钛或氮化钛后发现异常，进一步通过fib截面检查发现该异常区域的位于金属铝11上的氮化硅层12出现破裂现象b(如图2所示)。该破裂现象b造成了击穿电压的测量值与设计值偏差较大。
[0036]
经发明人分析，氮化硅层12的破裂很可能是由于应力问题造成或者击穿电压测试
造成。经试验发现，在金属铝11上一次沉积工艺形成氮化硅层12时，由于金属铝11的表面不光滑，造成一次沉积形成的氮化硅层12内部，以及氮化硅层12与金属铝11之间的应力较大，从而引起氮化硅层12的破裂。
[0037]
基于上述研究，本发明提供一种改善mim电容的击穿电压的方法，通过在第一电极上经过多次沉积形成电容介质层，以消除形成电容介质层内以及电容介质层与第一电极之间的应力过大造成的电介质层的破裂，从而减少了击穿电压的测量值与设计值的偏差。
[0038]
以下将对本发明的一种改善mim电容的击穿电压的方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0039]
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0040]
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0041]
图3是本实施例的一种改善mim电容的击穿电压的方法的流程示意图。如图3所示，本实施例提供一种改善mim电容的击穿电压的方法，包括以下步骤：
[0042]
步骤s10：提供一基底，所述基底上形成有第一电极；
[0043]
步骤s20：在所述第一电极上经过n次沉积，以形成电容介质层，其中n≥2，且n为正整数；以及
[0044]
步骤s30：在所述电容介质层上形成第二电极，以形成mim电容。
[0045]
图4a
‑
4d本实施例的改善mim电容的击穿电压的方法的各步骤的结构示意图。下面结合图4a
‑
4d对本发明实施例所提供的改善mim电容的击穿电压的方法进行详细介绍。
[0046]
图4a是本实施例所提供的基底的结构示意图。如图4a所示，首先执行步骤s10，提供一基底100，所述基底100上形成有第一电极210。
[0047]
所述基底的材料可以为氧化硅、氮化硅、低k介电材料或超低k介电材料，所述基底可以为多层堆积结构，包括半导体衬底和位于半导体衬底上的至少一层层间介质层，所述半导体衬底的材料可以为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、或碳化硅(sic)；也可以是绝缘体上硅(soi)或绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物；所述半导体衬底内可以形成有半导体器件，例如mos晶体管等；所述第一电极210可以形成在层间介质层内。所述基底为本领域的普通技术人员可以理解的。所述第一电极210的材料例如是包括氮化钛、钛或铝等。
[0048]
图4b是本实施例的n次沉积后的结构示意图。如图4b所示，接着执行步骤s20，在所述第一电极210上经过n次沉积，以形成电容介质层220，其中n≥2，且n为正整数。
[0049]
本步骤具体包括：
[0050]
在所述第一电极210上由下至上依次形成第一子电容介质层至第n子电容介质层，
所述第一子电容介质层至第n子电容介质层构成电容介质层220。在本实施例中，在所述第一电极210上由下至上依次形成第一子电容介质层221、第二子电容介质层222和第三子电容介质层223，第一子电容介质层221、第二子电容介质层222和第三子电容介质层223构成电容介质层220。本步骤通过分步形成电容介质层220，可以减少第一电极210与电容介质层220之间的应力，以及电容介质层220与第一电极210之间的应力，从而避免电容介质层220的破裂，获得了良好的击穿电压。
[0051]
其中，所述第一子电容介质层至第n子电容介质层的厚度可以相同，也可以不同。所述第一子电容介质层至第n子电容介质层可以在同一个腔室中形成，也可以在不同的腔室中形成(即在一个腔室中形成第一子电容介质层，再在另一个或几个腔室中形成第二子电容介质层至第n子电容介质层)，其仅需要保证电容介质层220的总厚度不变即可。所述电容介质层220的材料例如是包括氮化物材料等常用绝缘，具体例如是氮化硅材料。
[0052]
层间(相邻的子电容介质层之间，第一子电容介质层与第一电极之间)的应力s与曲率半径r之间满足以下公式：
[0053][0054]
其中，e为底层薄膜的杨氏模量；v为底层薄膜的泊松比；d为底层薄膜的厚度；t为位于底层薄膜上的薄膜的厚度。以第一子电容介质层与第二子电容介质层为例，第一子电容介质层与第二子电容介质层之间的应力s与曲率半径r之间满足以上公式，其中，e为第一子电容介质层的杨氏模量；v为第一子电容介质层的泊松比；d为第一子电容介质层的厚度；t为第二子电容介质层的厚度。
[0055]
上述公式的曲率半径r可以反应相邻薄膜层之间的应力状态，当曲率半径r为负值时，应力s为负，且该应力s为压应力；当曲率半径r为正值时，应力s为正，且该应力s为拉应力。曲率半径r绝对值的大小代表薄膜的弯曲的程度，曲率半径r绝对值越小，薄膜的弯曲越厉害，相邻薄膜层之间的应力越大；曲率半径r的绝对值越高，薄膜的弯曲越小即薄膜的表面越平坦，相邻薄膜层之间的应力越小，因此，经过n次沉积形成的电容介质层220内部，以及电容介质层220与第一电极之间的应力都很小。另外，经分析发现，同一材质、同一厚度的薄层在经过越多次(n的取值越大)分步形成时，曲率半径取值越高，应力越小。因此，经过更多的分步形成电容介质层220可以降低第一电极210与电容介质层220之间的应力。如图4c所示，对分别经过一次沉积形成的电容介质层a，两次沉积形成的电容介质层b，以及三次沉积形成的电容介质层c进行击穿电压测试，经过测量发现，两次沉积形成的电容介质层b，以及三次沉积形成的电容介质层c中的击穿电压的测量值集收敛性均有改善，且三次沉积形成的电容介质层c的mim电容的击穿电压的测量值集收敛性更好。因此，分次沉积形成的电容介质层可以避免电容介质层破裂的问题，而且越多次分步沉积形成电容介质层的mim电容的击穿电压的测量值集收敛性更好。
[0056]
另外，为了避免形成的第一子电容介质层至第n子电容介质层的厚度太薄，造成子电容介质层之间的应力变大，所述第一子电容介质层至第n子电容介质层的厚度均大于或等于
[0057]
图4d是本实施例形成第二电极后的结构示意图。如图4d所示，接着步骤s30，在所述电容介质层220上形成第二电极230，以形成mim电容。所述第二电极230位于所述第一电
极210的上方，使得所述第一电极210、电容介质层220和第二电极230构成电容。其中，所述第二电极230例如是由导电性较好的氮化钛制成。
[0058]
在本实施例中，所述电容的数量可以是一个、两个或者更多个，换言之，所述第一电极和第二电极的数量也可以为一个、两个或多个，其根据需求进行设定。
[0059]
综上所述，本发明提供的一种改善mim电容的击穿电压的方法，包括以下步骤：提供一基底，所述基底上形成有第一电极；在所述第一电极上经过n次沉积，以形成电容介质层，其中n≥2，且n为正整数；以及在所述电容介质层上形成第二电极，以形成mim电容。本发明通过在第一电极上经过多次沉积形成电容介质层，以消除形成电容介质层内以及电容介质层与第一电极之间的应力过大造成的电介质层的破裂，从而减少了击穿电压的测量值与设计值的偏差。
[0060]
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0061]
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。