专利名称：离子注入局部补偿集电区的方法
技术领域：
本发明属于硅器件和集成电路工艺技术。
在超高速电路领域中硅双极集成电路目前仍占主导地位。在BiCMOS技术中，双极技术具有举足轻重的作用。为了提高硅双极集成电路的集成度，降低电路的功耗延迟积，人们想方设法按比例缩小器件尺寸，例如采用先进的光刻技术和各种自对准技术，减小器件的横向尺寸;利用离子注入以及多晶硅发射极等技术，获得无损伤浅结和薄基区，以减小器件的纵向尺寸。此外还采用了先进的深槽隔离技术和硅化物连线技术等等。为了制备超高速硅双极器件，人们的注意力大多集中在晶体管的发射区和基区研究方面。因此，在现有技术中对光刻和刻蚀等关键工艺设备的精度要求非常高。
实际上，对于超高速硅双极晶体管，除器件的发射区和基区有重要影响外，集电区状况对晶体管的频率特性也有很重要影响。而且，随着器件的按比例缩小，集电极电流密度越来越大。为了避免基区扩展效应的发生和提高器件的电流驱动能力，需要按比例地提高集电区外延层的掺杂浓度，由此带来的一个问题就是单位面积的集电结电容将会增加，为解决这一问题，目前有一种方法是离子注入晶体管集电区形成技术。这种方法必须采用较高电阻率的外延层，向晶体管内基区下对应的外延层直接注入同种类型的杂质，并形成集电区所需的均匀杂质分布。由于原始外延层材料的电阻率较高，所以外基区对应的结电容较小，这样也可以达到改善器件速度的目的。但是这种方法的缺点是，注入离子经过内基区直接形成集电区，为避免杂质分布不均匀所造成的局部高阻现象，需要精确控制杂质的分布，否则有可能引起器件在大电流下烧毁，因而对注入的杂质分布要求很高;由于注入离子的剂量比外延层浓度高得多，因此由注入引起的损伤较大，而且注入的区域恰好是对器件性能十分敏感的本征区域，对器件性能有潜在的不利影响;此外，这种方法要求在高掺杂衬底上制备高电阻率的超薄外延层，制备工艺十分困难。
本发明针对上述技术之不足，提出了一项高能离子注入局部补偿集电区的新方法，通过对器件外基区下对应的外延层局部区域进行高能离子补偿注入，降低相应外延层中的净掺杂浓度，有效减小单位面积的集电结电容，从而达到显著提高器件和电路速度的目的。
本发明的技术解决方案是，对双极晶体管外基区下对应的外延层区域进行补偿离子注入，使该区域外延层中净掺杂浓度降低，从而实现单位面积集电结电容的减小。
注入离子的类型对于npn晶体管为硼离子，用于局部补偿砷或磷掺杂的集电区;对于pnp晶体管为磷或砷离子，用于局部补偿硼掺杂的集电区。
单位面积的集电结电容C是由B-C结的空间电荷区宽度d决定的，关系式为C＝ (εε0)/(d)式中ε、ε0分别为硅的相对介电常数和真空介电常数。而空间电荷区宽度d在特定偏压下主要由外延层的净杂质浓度N所决定，两者关系如下d=[ (2εε0(VD-V))/(qN) ]1/2这样，单位面积的集电结电容C可直接用下式表达C=[ (qεε0)/2 (N)/((VD-V)) ]1/2式中VD为B-C结自建势，V为外加偏压，q为电子电荷。不难看出，空间电荷区内的杂质浓度高，集电结电容就大。为了减小集电结电容，可以根据器件性能所需的集电结电容值C的大小，选取适当的补偿离子注入剂量，使上述空间电荷区内的净杂质浓度降低到N。这种补偿离子注入能量的选取，应使注入离子覆盖上述空间电荷区域。对于硅分立器件，注入离子的分布可从外基区结边缘算起，覆盖集电结空间电荷区，即略大于集电结空间电荷区扩展到的深度。对于集成电路，由于外延层很薄而且埋层是高掺杂的，注入离子分布可确定为从外基区结深到埋层的上边缘之间。离子注入剂量的选取要根据外延层的电阻率而定。
针对上述空间电荷区域，采用多次不同能量、不同剂量的离子注入，注入杂质经叠加后呈现为均匀的平台分布，使得补偿后的空间电荷区的杂质也呈均匀分布。应用离子注入模拟程序TRIM初步计算出达到上述杂质分布所需的离子注入次数以及每次注入的能量和剂量，再经过实验加以验证。
对器件不需要进行补偿注入的区域，可用钨或钨/钛复合膜作为离子注入的掩模。
本发明的优点在于1.本发明所需注入的离子仅经过外基区所在区域，通过局部补偿外延层降低外延层中净杂质浓度，来达到减小集电结电容的目的，对注入的精度要求低。
2.本发明所需的初始外延材料的电阻率较低，掺杂浓度在1016～1017cm-3水平范围，因而易于制备超高速电路所需的超薄外延层材料，并且外延层材料过渡区很小，避免了现有技术中在高掺杂衬底上制备高电阻率超薄外延材料的困难。
3.本发明所需的离子注入剂量较低，不超过外延层初始掺杂浓度，因而注入所引起的损伤很小，而且注入区域不是器件的本征区域，对器件性能的影响小。
4.本发明与现有技术相比，对制备同样速度、同样尺寸的硅器件或集成电路，降低了对关键工艺设备的要求，因而具有重要的应用和推广价值。
图1是本发明的一个实施例，它是NPN晶体管的横截面示意图。其中1 p-衬底2 n+埋层3 n+外延层4氧化层5 p+沟阻隔离6非掺杂多晶硅7场氧化物8 n+集电区9p内基区10 n-集电区11侧墙氧化物隔离12 n+多晶硅13 n+发射区14硅化物接触15 p+外基区16铝引线图2是高能硼离子注入和退火后的载流子分布图。
将离子注入局部补偿集电区技术应用到单层多晶硅自对准的双极工艺技术中，可研制出适用于超高速双极集成电路的npn晶体管，晶体管的横截面示意图如图1所示。
制备晶体管的主要工艺流程如下选用(100)晶向的P-型硅材料作为衬底(1)，经埋层n+(2)扩散后，生长1.5μm厚的n型外延层(3)，外延层掺杂浓度为3×1016cm-3。然后经深槽刻蚀、热氧化(4)、p+沟阻隔离注入(5)、非掺杂多晶硅(6)填充、表面平坦化形成深槽隔离，再以氮化硅作掩蔽进行场区局部氧化(7)，形成等平面的氧化物隔离。接着进行集电区n+扩散(8)，基区硼注入(9)，淀积多晶硅，注砷(12)。
下面开始离子注入局部补偿集电区技术先淀积600nm厚的低温氧化层，接着反应溅射生长一层厚1.5μm的钨或钨/钛复合薄膜，用常规光刻工艺形成光刻胶掩模图形作掩蔽，再用反应离子刻蚀工艺腐蚀掉未被光刻胶掩蔽的钨或钨/钛薄膜，去胶之后形成补偿离子注入的掩模。针对3×1016cm-3的外延层浓度，经TRIM程序模拟计算，可选用四次不同能量、不同剂量的硼离子注入来补偿外基区下对应的外延层区域(10)，这四次注入的能量分别为1.8MeV，1.4MeV，1.1MeV和0.82MeV，剂量分别为1.3×1012cm-2，8.2×1011cm-2，3.4×1011cm-2和9.6×1011cm-2。然后进行1000℃，15min的热退火，结果可得到宽度从0.4μm到1.5μm(以外延层表面处为0.0μm算起)，浓度为2.7×1016cm-3的硼的平台分布。图2给出了经过上述离子注入和退火后用扩展电阻法测得的载流子分布图，为便于测量，衬底材料选用(111)晶向，40Ω·cm电阻率的n型硅单晶片。这样，注入的硼离子与外延层中原有的施主杂质相补偿，使外延层净掺杂浓度从原来的3×1016cm-3降低到约3×1015cm-3，降低一个数量级。从而使单位面积的集电结电容减小了60%左右。最后，用H2SO4∶H2O3＝1∶1的溶液去除掉钨或钨/钛掩模，用BHF溶液去除多晶硅上的低温氧化层。至此，完成了离子注入局部补偿集电区的工艺过程。
接下来晶体管的主要工艺步骤是光刻、刻蚀多晶硅，内外基区连接注入，淀积和刻蚀氧化层，形成发射极与基极间自对准的侧墙氧化物隔离(11)。经快速热退火或炉退火形成发射区(13)。然后采用自对准的硅化物技术形成基极、发射极和集电极接触(14)，同时经硼离子注入形成P+外基区(15)。最后是开接触孔，金属化(16)以及钝化、封装等后部工序，从而完成晶体管的制备。
权利要求
1.一种离子注入局部补偿集电区的方法，其特征在于对双极晶体管外基区下对应的外延层区域进行补偿离子注入，使该区域外延层中净掺杂浓度降低。
2.根据权利要求1所述的方法，对于npn晶体管，用硼离子注入局部补偿集电区;对于pnp晶体管，可用磷或砷离子注入局部补偿集电区。
3.根据权利要求1或2所述的方法，其特征在于对晶体管外基区下对应的外延层区域，采用不同能量、不同剂量的离子注入，注入杂质经叠加后呈现为均匀的平台分布。
4.根据权利要求3所述的方法，其特征在于对于硅分立器件，杂质平台分布从外基区结边缘至集电结空间电荷区边缘;对于集成电路中的晶体管，杂质平台分布可确定为从外基区结深到埋层的上边缘之间。
5.根据权利要求4所述的方法，采用钨或钨/钛复合薄膜作为器件非补偿注入部分的掩模。
全文摘要
本发明提供了一种可有效减小双极晶体管集电电容的新方法，即对器件外基区下对应的外延层区域进行高能离子注入，通过杂质补偿达到减小集电结电容的目的。本发明用于硅双极器件，不影响晶体管的静态特性，能明显改善晶体管的频率特性；用于超高速硅双极集成电路，可使电路速度大大提高。
文档编号H01L29/70GK1077569SQ9310211
公开日1993年10月20日 申请日期1993年3月4日 优先权日1993年3月4日
发明者张利春, 钱钢, 何美华, 王阳元, 赵渭江 申请人:北京大学