专利名称：缩短沟道长度的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，特别涉及在绝缘层上的硅衬底(SOI)上形成的金属—氧化物—半导体场效应晶体管(MOSFET)。
传统的金属—氧化物—半导体(MOS)晶体管往往是利用已知的SOI衬底在绝缘体上形成薄膜半导体器件。
具体地说，将氧化物膜(即绝缘体)埋入硅衬底中，接着在氧化膜上形成有源区域(硅层)，在此情况下，源扩散层、漏扩散层和沟道区分别在有源区内形成。再经过栅氧化物膜在沟道区上方形成栅区。这里的栅区是由多晶硅形成的。另外，在栅区两侧表面形成侧壁。
在这种情况下，源、漏扩散层是在进行栅区图形加工和形成侧壁之后通过离子注入或掺入杂质离子形成的。这里的离子注入是利用栅区及侧壁作掩模按现有的自对准方式进行的。从而，决定MOS晶体管性能的沟道长度取决于对栅区和侧壁的精细加工精度。
在这个过程中，一般采用以下工艺形成栅区。
(1)生长栅电极(多晶硅)；(2)涂敷光刻胶；(3)加工光刻胶图形；(4)栅电极刻蚀。
栅的长度主要取决于(3)加工光刻胶图形和(4)栅电极刻蚀。
最近，具有栅长为0.35μm水平的半导体器件已被实用。但是，随着栅长要进一步缩短，保持传统的MOS晶体管的加工精度就变得困难起来。
另一方面，往往用MOS晶体管(N-沟道MOS晶体管和P-沟道MOS晶体管)组成倒换器结构的CMOS电路。通过连接多个CMOS电路还可组成门闩电路。此处，用布线层将有源区的扩散层连接到栅区。从而，由于在扩散层和栅区之间，需增加布线层连接，增加了电路的布线面积使器件的集成度降低。
因此本发明的目的是要提供具有能够缩短MOS晶体管沟道长度的半导体器件。
本发明的另一目的是要提供能够减少布线面积以增加逻辑电路集成度的半导体器件。
按照包括一个MOS晶体管的半导体器件来说，在硅衬底上形成第一半导体层且有一个栅区。接着，通过栅氧化膜在第一半导体层上面形成第二半导体层并有一有源区。在此，有源区有一个源区、一个漏区和一个沟道。沟道设置于源区和漏区之间且在栅区的上方。
通过采用以上结构，与传统半导体器件相比，减少了对决定沟道长度有较大影响的生产步骤数。从而就能减少沟道长度。
并且，在沟道区上形成一层布线层(即后背栅)，以便控制沟道区的电位。用通常的加工工艺就可以很容易地用金属布线形成后背栅。通过控制后背栅的电位就能控制电路特性。
此外，按照构成门闩电路的半导体器件来讲，门闩电路具有第一CMOS电路和第二CMOS电路。第一CMOS电路包括在硅衬底上面形成的第一半导体层和在上述第一半导体层上形成的第二半导体层。这里的第一半导体层有第一有源区，而第二半导体层则有第一栅区。
另一方面，第二CMOS电路包括在硅衬底上面形成的第三半导体层和在第三半导体层上面形成的第四半导体层。这里的第三半导体层有第二栅区，而第四半导体层则有第二有源区。
在此，第一半导体层与第三半导体层直接耦连或是结合在一体。具体地讲，第一和第三半导体层中的每一层都是由硅层形成的，而第二和第四半导体层中的每一层都是由多晶硅层形成的。以这样一种结构，可以减少电路块中的金属布线面积以提高器件的集成度。
附图简要说明
图1为一传统N沟道MOSFET的平面图；图2为沿图1中的E-E’线剖切的传统N沟道MOSFET的剖面图；图3为由传统CMOS电路构成的门闩电路的平面布线图4为沿图3中F-F’线剖切的传统CMOS电路的剖面图；图5为具有后背栅的传统N沟道MOSFET的平面图；图6为沿图5中G-G’线的传统N沟道MOSFET的剖面图；图7为本发明第一实施例的N沟道MOSFET的平面图；图8为沿图7中A-A’线的N沟道MOSFET的剖面图；图9为本发明第二实施例的延迟电路的布线平面图；图10为沿图9中B-B’线的延迟电路的剖面图；图11为图9的延迟电路的等效电路图；图12为本发明第三实施例的门闩电路的布线平面图；图13为图12中门闩电路的等效电路图；图14为本发明第四实施例的N沟道MOSFET的平面图；图15为沿图14中C-C’线的N沟道MOSFET的剖面图；图16为本发明第五实施例的延迟电路的平面图；图17为沿图16中D-D’线的延迟电路的剖面图；以及图18为图16中延迟电路的等效电路图。
为了更好地理解本发明，首先参照图1说明传统的半导体器件。此半导体器件与说明书前言中提及的传统半导体器件相当。
如图1所示，传统的N沟道MOSFET具有一层多晶硅层的栅区1和硅层的有源区2。在有源区2中形成一个P沟道区3、一个n+源扩散层4和一个n+漏扩散层5。
如图2所示，一层氧化膜(或层)6被埋入一块硅衬底7中。在氧化膜7上形成图1中所示的以上N沟道MOSFET。在这里，应该注意氧化膜6与硅衬底7在下文中可以称为SOI(绝缘层上硅)衬底。而在氧化膜6上和在硅衬底上面的MOSFET在下文可以称为绝缘层上硅的MOSFET(SOI MOSFET)。因此，N沟道MOSFET形成在SOI衬底上，具体地讲，具有沟道区3、源扩散层4和漏扩散层5的有源区已形成于氧化膜6上。而且氧化层8形成于氧化膜6上的有源区2的两侧。有源区2通过氧化层8和氧化膜6与其它有源区(未画出)电隔离。这里氧化层8在下文中可称为硅的局部氧化层(LOCOS)。并且栅区1通过栅氧化膜9形成于沟道区5上面。侧壁10形成于栅区1的两侧面上。
在这个过程中，在形成栅区1的图形和形成侧壁10之后通过注入或掺入杂质离子形成源扩散层4和漏扩散层5。注入离子是通过利用栅区1和侧壁10做为掩膜按现有的自对准方式进行的。从而，决定MOS晶体管性能的沟道长度(L)几乎是由栅区1和侧壁10的精细加工精度所决定。
在这个过程中，一般是通过以下步骤形成栅区。
(1)生长栅电极(多晶硅)；(2)涂敷光刻胶；(3)加工光刻胶图形；(4)栅电极刻蚀。
在以上提及的步骤中，栅长主要由(3)加工光刻胶图形和(4)栅电极蚀刻所决定。
最近，具有栅长为0.35μm水平的器件已被实际应用。但是，如果缩短栅长，保持加工精度不变就变得困难起来。这个问题不仅与SOI MOSFET有关，而且涉及到体块的MOSFET。
图3所示的门闩电路由有源区30a和30b、栅区31a和31b、接触区32、电源布线层33和接地线34组成。在本实施例中，棚区31a通过一条信号线层35a接到有源区30b上，而栅区31b则通过信号线层35b接到有源区30a上。这里，电源线层33和接地线层34分别与图13中的电源133和地134相对应。而且，信号线层35a和35b也对应于图13中连接信号端135和136的信号线层。
在图4中，氧化层41被埋入硅衬底40中，图13中构成倒换电路130b的P沟道MOSFET和N沟道MOSFET形成于氧化层41上。P沟道MOSFET由一个栅区42a、一个P+源扩散层43a和一个P+漏扩散层44a以及一个N沟道区45a组成，而N沟道MOSFET是由一个栅区42b、一个n+源扩散层43b和一个n+漏扩散层44b以及一个P沟道区45b组成。栅区42a通过一层栅氧化膜46a在沟道区45a上面形成。侧壁47a形成于栅区42a的两个侧表面上。另一方面，栅区42b通过一层栅氧化膜46b在沟道区45b上面形成。侧壁47b形成于栅区42b的两个侧表面上。
而且，在P沟道MOSFET和N沟道MOSFET上覆盖有一层绝缘膜48。图3中的电源线层33、接地线层34和信号线层35a配置在绝缘膜48上。P沟道MOSFET和N沟道MOSFET通过一层氧化层49(即硅的局部氧化层)与其它MOSFET隔开。
以这种结构，通过接触区32以电源线层33向P+源扩散层43a上加一个电源电位。通过接触区32还从接地线层34向n+源扩散层43b接入地电位。
为了降低薄层电阻，在栅区42a和42b以及扩散层43a、43b、44a和44b上形成一层硅化物层400。在这种情况下，P+漏扩散层44a和n+漏扩散层44b由硅化物层400连接。以此构成图13中由P沟道MOSFET和N沟道MOSFET组成倒换器130b。
以相同方式也可由图3中的有源区30a和栅区31a构成图13中由P沟道MOSFET和N沟道MOSFET组成的倒换器130a。在图3中，信号线层35a和35b分别与图13中连接信号端135和136的信号线对应。因此图13中的门闩电路就按图3中所示的布局构成。
当门闩电路由图3中所示传统的SOI MOSFET构成时，因为需要增加信号线35a和35b，所以增加电路的布线面积，使得器件的集成度下降。这个问题不仅与SOI MOSFET有关，还与体块的MOSFET有关。
而且，图5和图6所示的结构，已经作为公知的传统SOIMOSFET并公开在未审查的日本专利公报No.平7-106579中。以上结构有一个栅区50、一个有源区51和一个N型阱52。在此情况下栅区50由多晶硅层形成，而有源区则由硅层形成。在此，一个n+源扩散层53、一个n+漏扩散层54和一个P沟道55形成在有源区内。并且，N型阱52通过孔接触57接到连线层56上。
更具体地讲，N型阱形成在图6所示的P型硅衬底60中。在此情况下，N型阱是通过掺入高浓度杂质离子形成的。而且一层氧化膜61埋入硅衬底60中。n+源扩散层53、n+漏扩散层和P沟道区55形成在氧化膜61上。在氧化膜61上的有源区51的两边形成氧化层(即硅的局部氧化层LOCOS)，将有源区51与其它有源区(未画出)分离开。栅区50通过一层栅氧化膜63形成在P沟道区55上。而且，侧壁64形成在栅区两边的表面上。
以这种结构，通过阱接触57从布线层56向N型阱52上加一电位。上述N型阱52一般称为后背栅。MOSFET的阀值电压是由N型阱(后背栅)52的电位控制的。因此，MOSFET能以减少泄漏电流高速地运行。
但是，当生产上面提及的图6中的结构时，在常规的SOIMOSFET加工工艺之外还需增加制造N型阱52和阱接触57的工艺。而且在图5和图6所示的结构中在源扩散层53或漏扩散层54与N型阱52之间形成了寄生电容。电路的运行速度下降。
如上所述，栅长是由图2中传统MOSFET的栅区(即栅电极)的加工精度决定。这是由于用以形成源扩散层4和漏扩散层5的杂质离子注入是按自对准的方式用栅区1和侧壁10做为掩膜进行的。
而且当门闩电路由图4中的传统MOSFET的结构形成时，图3中的电路布线面积增加，导致器件的集成度降低。这是因为有源区30a和30b是通过使用图3中所示的金属布线层35a和35b连接到栅区31a和31b上的。
并且，在图5和图6中所示有N型阱(后背栅)52的传统SOI MOSFET增加了生产工艺。这是因为除了常规的SOIMOSFET的生产工艺之外，需增加用于在氧化膜61之下形成后背栅极52的步骤和用于形成连接后背栅52的阱接触57的步骤。
对以上提及的问题进行考虑，本发明提供了一种能够缩短MOSFET的沟道长度并减少布线面积以提高逻辑电路集成度的半导体器件。
第一实施例如图7所示，一个N沟道MOSFET有一个硅层的栅区70、一个多晶硅的有源区71。在此情况下，一个沟道区72和一个n+源扩散层73以及一个n+漏扩散层74形成于有源区71中。
如图8所示，一层氧化膜86埋入一硅衬底81中。图7所示的N沟道MOSFET形成在硅衬底81上面的氧化膜80上。具体地说，是栅区70形成在氧化膜80上。在此情况下，用于电隔离的氧化层82(即LOCOS层)形成在氧化膜80上的栅区70的两侧。而且有源区71通过栅氧化膜83形成在栅区70上面。在此情况下，沟道区72形成于栅区70上面。沟道区72设置在n+源扩散层73和n+漏扩扩散层74之间。
在此情况下，每一n+源扩散层73和n+漏扩扩散层74都是在对有源区71进行图形加工后用光刻胶做掩膜掺入杂质离子形成的。因此，沟道长度主要只取决于对第一实施例的SOI MOSFET中的上述光刻胶进行图形加工的步骤。
对照起来，沟道长度取决(1)对栅电极光刻胶的图形加工；(2)蚀刻栅电极，和(3)在图1，2中所示的传统SOIMOSFET中形成侧壁。
结果使第一实施例的MOSFET的沟道长度可以比传统器件缩得更短，这是因为减少了对块定沟道长度有较大影响的生产步骤。因此，当栅长缩短时，第一实施例的优点就增加了。
第二实施例图11所示的延迟电路是通过串连第一倒换器110a、第二倒换器110b、第三倒换器110c和第四倒换器110d组成的。第一倒换器110a是由一个P沟道MOSFET111a和一个N沟道MOSFET112a组成，而第二倒换器110b是由一个P沟道MOSFET111b和一个N沟道MOSFET112b组成。此外第三倒换器110c是由一个P沟道MOSFET111c和一个N沟道MOSFET112c组成。而第四倒换器110d则由一个P沟道MOSFET111d和一个N沟道MOSFET112d组成。在此情况下，P沟道MOSFET111a至111d连接到电源连线113，而N沟道MOSFET112a至112d连接到电源连线114上。而且，第一倒换器110a通过一条信号线117连到一个输入端115上，而第四倒换器110d则通过一条信号线118连到一个输出端116上。这里应该注意，第一和第三倒换器110a和110c各与图4中所示的传统倒换器对应，而第二和第四倒换器110b和110c则各与图10中所示第二实施例的倒换器对应。
图11中的延迟电路布线示于图9。
在此布线中，栅区91a和91b形成于有源区90a和90c上面，而有源区90b和90d则形成于栅区91b和91d上面。电源布线层92和地线布线层93通过接触点94形成于有源区90a、90b、90c和90d的上面，而且栅极91a通过接触点94连到信号布线层95上，而有源区90d通过接触点96连到一条信号线96上。这里如图9中所示的每一有源区90a和90c都由硅层形成，而每一栅区91a和91c都由多晶硅形成。另一方面，如图9中所示的第一有源区90b和90d都由多晶硅形成，而每一栅区91b和91d都由硅层形成。在此情况下，电源布线层92和接地布线层分别与图11中的电源113和接地114对应，而信号布线层95和96则对应于图11中的信号线117和118。
在图10中，构成图11中倒换器110b的P沟道P沟道MOSFET111b和N沟道MOSFET112b形成于硅衬底100上面，一层氧化膜101被埋入硅衬底100中，栅区102a和102b形成于氧化膜101上。在此情况下，栅区102a和102b对应于图9中的栅区91b。而且，为了进行电隔离，在氧化膜101上形成隔离氧化层103(LOCOS)。n沟道区104a经一层栅氧化膜105a形成于栅区102a上面。P+源扩散层106a和P+漏扩散层107a设置在n沟道104a两边。在此情况下，P+源扩散层106a、P+漏扩散层107a和n沟道区104a形成于图9所示的有源区90b中。如前面所提到的，栅区102a由硅层形成，而每一P+源扩散层106a、P+漏扩散层107a和n沟道区104a则由多晶硅层形成。这样构成了图11所示P沟道MOSFET111b。
另一方面，一个P沟道区104b经一层栅氧化膜105b形成于栅区102b上面。n+源扩散层106b和n+漏扩散层107b设置在P沟道区104b的两侧。在此情况下，n+源扩散层106b、n+漏扩散层107b和n沟道区104b形成于图9所示的有源区90b内。如前面所提到的，栅区102b由硅层形成，而每一n+源扩散层106b、n+漏扩散层107b和P沟道区104b则由多晶硅层形成。这样构成了图11所示N沟道MOSFET112b。
而且，P沟道MOSFET和N沟道MOSFET都覆盖有一层绝缘膜108。在此情况下，图9中的电源布线层92和地线布线层93被配置在绝缘膜108上。
用这样的结构，经接触点94从电源连线92向P沟道MOSFET111b的P+源扩散层106a提供电源电压。并且经接触点94从接地连线93向N沟道MOSFET112的n+源扩散层106b加一接地电位。此外，还在扩散层106和107上形成硅化物层109以降低薄层电阻。还用硅化物层109将P沟道MOSFET111b的n+漏扩散层107a与N沟道MOSFET112b的n+漏极107b相连。
图11中的倒换器110b由上面提到的方式构成。图11中的另一个倒换器110d也是以与图10所示的倒换器110b相同的方式构成。相反，倒换器110a和110c则是由图4所示的传统方式构成。
如图9所示，第一倒换器110a的有源区90中的漏扩散层(输出端)与第二倒换器110b的栅区91b(输入端)直接耦连或成为一体。在此情况下，有源区90a和栅区91b形成在同一硅层上。
而且，第二倒换器110b的有源区90b的漏扩散层(输出端)与第三倒换器110c的栅区91c(输入端)直接耦连或成为一体。在此情况下，有源区90b和栅区91c形成在同一多晶硅层上。
此外，第三倒换器110c的有源区90c中的漏扩散层(输出端)与第四倒换器110d栅区(输入端)直接耦连或成为一体。在此情况下，有源区90c和栅区91d形成在同一硅层上。
在此情况下，不用金属布线层连接漏扩散层与栅区91。从而缩小了逻辑块的布线面积，增加了器件的集成度。
根据第二实施例，本发明的SOI MOSFET和传统的SOI MOSFET如图9所示配置在同一SOI衬底上。从而使CMOS逻辑块的扩散层(输出端)不用金属布线即可连到下一级CMOS逻辑块的栅区(输入端)上。由此，如前所述，减少了逻辑块上的金属布线面积，增加了器件的集成度。
第三实施例图13所示的门闩电路是由第一倒换器130a和第二倒换器130b串联构成的。第一倒换器130a是由一个P沟道MOSFET131a和一个N沟道MOSFET132a组成。而第二倒换器130b是由一个P沟道MOSFET131b和一个N沟道MOSFET132b组成。在此情况下，P沟道MOSFET131a和131b连到电源133上，而N沟道MOSFET132a和132b则连到地线134上。而且第一倒换器130a经一条信号线137连到一个输入端135上，而第二倒换器130d经一条信号线138连到一个输出端136上。
这里，应该注意，在第三实施例中，第一倒换器130a与图4中所示的传统倒换器对应，而第二倒换器130b则对应于图10所示的倒换器。关于这一点，图12中的门闩电路完全不同于图3中的传统门闩电路。
图13中门闩电路的布线示于图12中。
在这种布线中，栅区121a形成于有源区120a的上面，而有源区120b则形成于栅区121b上面。电源布线层122和地线布线层123经接触点124形成于有源区120a和120b的上面。而且有源区120a经接触点94连到一条信号布线层125上，而有源区120b则经接触点94连到一条信号布线层126上。这里，如图4所示，有源区120a由硅层形成，而栅区121a则由多晶硅层形成。另一方面，如图10所示，有源区120b由多晶硅层形成，而栅区121b则由硅层形成。在此情况下，电源布线层122和地线布线层123分别对应于图13中的电源133和地线134，而信号布线层125和126则对应于图13中的信号线137和138。
如图12所示，第一倒换器130a的有源区120a中的漏扩散层(输出端)与第二倒换器130b的栅区121b(输入端)直接耦连或成为一体。在此情况下，有源区120a和栅区121b在同一硅层上形成。另一方面，第一倒换器130a的栅区121a(输出端)与第二倒换器130b的有源区120b中漏扩散层(输出端)直接耦连或成为一体。在这情况下，有源区120b和栅区121a由同一多晶硅层形成。
结果，与图3所示的传统布线相比，图12的布线中的金属布线面积减少了。第三实施例中的门闩电路经常并且实际上是用一块大规模集成电路。这是因为门闩电路是序贯电路和数据保持电路中的基本电路。结果通过减少电路块中的金属布线面积就能增加集成度。
第四实施例除了后背栅配置在一层绝缘层中之外，图14和图15中的第四实施例与图7和图8中的第一实施例相似。
具体地说，如图14所示，N沟道MOSFET有一个硅层的栅区140，一个多晶硅的有源区142。在此情况下，沟道区142和n+源扩散层143及n+漏扩散层144形成在有源区141内。
如图15所示，氧化物膜150埋在硅衬底151中。图14中的N沟道MOSFET形成在硅衬底151上面的氧化物膜150上。具体地说，在氧化膜150上形成栅区140。在此情况下，用作电隔离的氧化物层152(即硅的局部氧化层)形成于氧化物膜150上的栅区140两侧。经一层栅氧化物膜153，还在栅区140上面形成有源区141。在此情况下，沟道区142形成在栅区140的上面。此沟道区142设置在n+源扩散层143和n+漏扩散层144之间。
在此情况下，每一n+源扩散层143和n+漏扩散层都是在对有原区141加工图形之后利用光刻胶做掩膜通过掺杂形成的。
此外，如图15所示，在N沟道MOSFET上覆盖着一层绝缘层154。在此情况下，后背栅145(即布线层)如图14和图15所示配置在绝缘层154中且在沟道区142的上面。
按照第四实施例，MOS晶体管的沟道长度可像第一实施例那样地缩短。此外，可在不增加生产工序的情况下形成后背栅145。
第五实施例除后背栅极是配置在一层绝缘层上之外，图16至图18所示的第五实施例与图9至图11中的第二实施例相似。
具体地说，图18所示的延迟电路是将第一倒换器180a、第二倒换器180b、第三倒换器180c和第四倒换器180d串联构成的。第一倒换器180a由一个P沟道MOSFET181a和一个N沟道MOSFET182a构成，而第二倒换器180b则由一个由一个P沟道MOSFET181b和一个N沟道MOSFET182b构成。此外，第三倒换器180c由一个P沟道MOSFET181c和一个N沟道MOSFET182c构成。而第四倒换器180d由一个P沟道MOSFET181d和一个N沟道MOSFET182d构成。在此情况下，P沟道MOSFET181a至181d接至电源183，而N沟道MOSFET182a至182d则接地184。此外，第一倒换器180a通过信号线187接至输入端185，而第四倒换器180d则通过信号线188连接至输出端186。还将电容器189a和189b分别连在P沟道MOSFET181b和N沟道MOSFET182b上。此外，电容器189c和189d则分别连至P沟道MOSFET181d和N沟道MOSFET182d上。在此情况下，电容器189c和189d分别与后背栅端1800a和1800b相连。
这里应该注意第一和第三倒换器180a和180c各与图4所示的传统倒换器(无后背栅)对应，而第二和第四倒换器180b和180d则各与图17所示第五实施例的倒换器对应。
图18中延迟电路的布线示于图16中。
在此布线中，栅区161a和161c形成在有源区160a和160c的上面，而有源区160b和160d则形成在栅区161b和161d的上面。电源布线层162和地线布线层163经接触点164形成于有源区160a、160b、160c和160d的上面。此外，栅区161a经接触点94连至信号布线层165，而有源区160d则经接触点166连至信号布线层166。这里如图4中所示每一有源区160a和160c都由硅层形成，而每一栅区161a和161c则均由多晶硅层形成。
另一方面，如图17中所示，有源区160b和160d都各由多晶硅层形成，而栅区161b和161d则都各由硅层形成。在此情况下，电源布线层162和地线层163分别对应于图18中的电源183和地线184，而信号布线层165和166则对应于图18中信号线187和188。此外后背栅167a和167b如图16所示配置在有源区160a至160d与栅区161a至161d的上面。在此情况下，后背栅167a和167b分别接至图18中的后背栅端1800a和1800b上。
在图17中，构成图18中的倒换器180b的P沟道MOSFET181b和N沟道MOSFET182b形成于硅衬底170上面，氧化膜171被埋入硅衬底170中，栅区172a和172b形成于氧化膜171上。在此情况下，栅区171a和172b对应于图16中的栅区161b。此外，用作电隔离的氧化物层173(即硅的局部氧化层)形成于氧化膜171上。n沟道区174a经栅氧化膜175a在栅区172a的上面形成。P+源扩散层176a和P+漏扩散层177a设置在n沟道区174a的两侧。在此情况下，P+源扩散层176a、P+漏扩散层177a以及n沟道区174a形成于图16中所示的有源区160b内。如前面所提到的，栅区172a由硅层形成，而P+源扩散层176a、P+漏扩散层177a和n沟道区174a则由多晶硅层形成。这样，就构成了图16中所示P沟道MOSFET111b。
另一方面，P沟道区174b经栅氧化膜175b形成在栅区172b的上面。n+源扩散层176b和n+漏扩散层177b设置在P沟道区174b的两侧。在此情况下，n+源扩散层176b、n+漏扩散层177b和P沟道区174b形成于图16所示的有源区160中。如前所述，栅区172b由硅层形成，而每一n+源扩散层176b、n+漏扩散层177b和P沟道区174b则由多晶硅层形成。这样就构成了图18中所示N沟道MOSFET182b。
另外，在P沟道MOSFET181b和N沟道MOSFET182b上覆盖有一层绝缘膜178。在此情况下，图16中的电源布线层162、地线布线层163以及后背栅167a和167b配置在绝缘膜178上。
以这样的结构，经接触点164自电源布线层162向P沟道MOSFET181b的P+源扩散层176a提供电源电位。此外经接触点164自地线布线层163向N沟道MOSFET182b的n+源扩散层上提供接地电位。而且，还在扩散层176和177上形成硅化物层179以降低薄层电阻。此外，P沟道MOSFET181a的P+漏扩散层177a通过硅化物层179连接到N沟道MOSFET182b的n+漏扩散层177b上。这样就构成了图18中的第二倒换器180b。同样，如图17所示，以形成第二倒换器180b的同样方式形成第四倒换器180d。
如图16中所示，第一倒换器180d的有源区160a中的漏扩散层(输出端)与第二倒换器180b的栅区161b(输入端)直接耦连或成为一体。在此情况下，有源区160a和栅区161b由同一硅层形成。
再者，第二倒换器180b的有源区160b中的漏扩散层(输出端)与第三倒换器180c的栅区161c(输入端)直接耦连或成为一体。在此情况下，有源区160b和栅区161c由同一多晶硅层形成。
再者，第三倒换器180c的有源区160c中的漏扩散层(输出端)与第四倒换器180d的栅区161d(输入端)直接耦连或成为一体。在此情况下，有源区160c和栅区161d由同一硅层形成。
在此情况下，未用金属布线层连接漏扩散层和栅区161。从而减少了逻辑块中的金属布线面积而增加了器件的集成度。
根据第五实施例，本发明的SOI MOSFET和传统的SOI MOSFET在同一衬底上形成。从而使CMOS逻辑块的扩散层(输出端)可连接到下一级CMOS逻辑块的栅区(输入端)而无需金属布线层。以此降低了逻辑块上的金属布线面积，增加了器件的集成度。
再者，在P沟道MOSFET中通过控制后背栅167a的电位经图18中的电容器189a和189c能够控制每个沟道区的电位。在N沟道MOSFET中，以同样的方式，通过控制后背栅167b的电位经图18中的电容器189b和189d能够控制每个沟道区的电位。所以，图18中所示的MOSFET的阀值可通过控制后背栅的电位进行改变。这样，图18中延迟电路的延迟值就能得到控制。
另外，根据第五实施例，本发明的SOI MOSFET和传统的SOI MOSFET在同一衬底上形成，从而能用通常的金属布线层来形成后背栅而无需增加制造工序。而且能够通过控制后背栅的电位来确定电路特性。
权利要求
1.一种包含有在一硅衬底上面的MOS晶体管的半导体器件，其特征在于，它包括形成在所述的硅衬底上面并有一栅区的第一半导体层；以及经一层栅氧化膜形成在所述的第一半导体层上面并有一有源区的第二半导体层。
2.按照权利要求1所述的半导体器件，其特征在于，所述的第一半导体层由一层硅层形成，而所述的第二半导体层则由一层多晶硅层形成。
3.按照权利要求1所述的半导体器件，其特征在于，所述的有源区有一个源区、一个漏区和一个沟道区，所述的沟道区设置在所述的源区和所述的漏区之间，并在所述的栅区上面。
4.按照权利要求1所述的半导体器件，其特征在于，它还包括形成在所述的硅衬底上的一层绝缘膜，所述的第一半导体层就形成在所述的绝缘膜上。
5.按照权利要求3所述的半导体器件，其特征在于，它还包括形成在所述的沟道区上面的一层布线层，所述布线层控制所述沟道区的电位。
6.一种构成有一P沟道MOS晶体管和一N沟道MOS晶体管的CMOS倒换器电路的半导体器件，其特征在于所述的P沟道MOS晶体管包括；形成在一硅衬底上面并有一第一栅区的第一半导体层；以及经一层第一栅氧化膜形成在所述第一半导体层上面并有一第一有源区的第二半导体层；所述的N沟道MOS晶体管包括；形成在所述硅衬底上面并有一第二栅区的第三半导体层；经一层第二栅氧化膜形成在所述第三半导体层上面并有一第二有源区的第四半导体层。
7.按照权利要求6所述的半导体器件，其特征在于，每一所述的第一和第三半导体层都由一层硅层形成，而每一所述的第二和第四半导体层则由一层多晶硅层形成。
8.按照权利要求6所述的半导体器件，其特征在于，它还包括形成在所述的硅衬底上的一层绝缘膜，所述的第一和第三半导体层就形成在所述绝缘膜上。
9.按照权利要求6所述的半导体器件，其特征在于，一个P型源区、一个P型漏区和一个n型沟道区形成在所述的第二半导体层中，以及一个n型源区、一个n型漏区和一个P型沟道区形成在所述的第四半导体层中，所述的n型沟道区设置在所述的P型源区和所述的P型漏区之间，并在所述的第一栅区上面，所述的P型沟道区设置在所述的n型源区和所述的n型漏区之间，并在所述的第二栅区上面。
10.按照权利要求9所述的半导体器件，其特征在于，它还包括在所述的n沟道区上面形成的第一布线层和在所述的P沟道区上面形成的第二布线层，所述的第一布线层控制所述的n沟道区的电位、所述的第二布线层控制所述的P沟道区的电位。
11.一种构成有一第一CMOS电路以及与所述第一CMOS电路相连的一第二CMOS电路的门闩电路的半导体器件，其特征在于，所述的第一CMOS电路包括；形成在一硅衬底上面并有一第一有源区的一层第一半导体层，以及形成在所述第一半导体层上面并有一第一栅区的一层第二半导体层，所述的第二CMOS电路包括；形成在所述硅衬底上面并有一第二栅区的一层第三半导体层，以及形成在所述第三半导体层上面并有一第二有源区的第四半导体层，所述的第一半导体层与所述的第三半导体层直接耦接。
12.按照权利要求11所述的半导体器件，其特征在于，每层所述的第一和第二半导体层由一层硅层形成，而每层所述的第二和第四半导体层则由一层多晶硅层形成。
13.按照权利要求11所述的半导体器件，其特征在于，它还包括在所述的硅衬底上形成的一层绝缘膜，所述的第一和第三半导体层就形成在所述的绝缘膜上。
全文摘要
在一个包含MOS场效应晶体管的半导体器件中,在一硅衬底上面形成一层第一半导体层并有一个栅区。此外,经一层栅氧化膜在第一半导体层上形成第二半导体层并有一个有源区。在此情况下,第一半导体层由一层硅层形成,而第二半导体层则由一层多晶硅形成。这里的有源区有一个源区、一个漏区和一个沟道区。
文档编号H01L29/786GK1198018SQ98100990
公开日1998年11月4日 申请日期1998年3月31日 优先权日1997年3月31日
发明者熊谷浩一 申请人:日本电气株式会社