专利名称：含大量绝缘栅场效应晶体管的高集成电路半导体器件的制作方法
技术领域：
本发明涉及一种包括具有大量绝缘栅场效应晶体管的高密度集成电路的半导体器件，特别涉及一种目的在于晶体管的高密度集成，同时减小影响晶体管性能的接触电阻效应的半导体器件。
由于半导体元件的减小，集成密度提高，所以例如动态随机存取存储器(DRAM)的存储容量已比三年前增加了四倍。无需说，存储信息的存储单元的面积已经因元件尺寸的减小而减小。通过减小用于写入和读取存储在存储单元中的信息的外围电路的元件尺寸，已经提高了上述集成度。
DRAM的重要外围电路之一是读出放大器。图1展示一种典型读出放大器的电路图，这是一个曲折位线结构的共享读出放大器。读出放大器包括一对位线BLa和BLb，它们延伸到读出放大器两侧的存储单元阵列区251a和251b。各位线BLa和BLb通过用作开关的晶体管分别与输入/输出线I/Oa和I/Ob相连。
另外提供用于选择一个单元阵列存储区的转移栅TG、与位线均压电路相连的PDL和HVCD及放大电路254。放大电路254中，由彼此交叉的N沟道晶体管252a、252b和P沟道晶体管253a、253b构成的两个CMOS反相器的输入和输出与位线BLa和BLb连接。由N沟道晶体管构成的触发器与读出放大器驱动线SAN连接，而由P沟道晶体管构成的触发器与读出放大器驱动线SAP连接。
读出放大器需要有检测通过存储在存储单元中的电荷读取到一个位线的小电位差的功能。实现高性能读出放大器的关键在于位线对BLa和BLb的位线电容、与位线连接的元件的性能及布线和接触的电阻相等。其中，重要的是构成放大电路254的晶体管对的性能彼此均衡。
因此，要求构成一对位线和与位线连接的元件的构成图形的形状和布局相同。图2展示了典型放大电路254的布局图形。由于读出放大器的设置取决于存储单元阵列，展示四个放大器的图形以便于说明布局图形。示于图2的放大电路是共享读出放大器结构。放大电路254的图形宽度是存储单元图形宽度的两倍，即，放大电路254的位线间距是存储单元位线间距的两倍。
以下将详细说明放大电路的结构。关于每个图形的尺寸，以最小设计尺寸为0.25微米的第一代256DRAM的尺寸为例。一般情况下，外围电路区的设计尺寸设定为大于存储单元阵列区所用的最小设计尺寸的值。存储单元的位线间距为0.6微米。读出放大器区位线的间距为1.2微米，一个放大电路的宽度为2.4微米。
如图3所示，在P型硅衬底203表面上的N沟道晶体管区201上形成P阱204，并在P沟道晶体管区202形成N阱205。两个区204和205被普通选择氧化法形成的场氧化膜206隔开。
在除场氧化膜206区外的晶体管形成区中形成栅氧化膜207。在栅氧化膜207和场氧化膜206表面上所希望的区域形成N栅电极208和P栅电极209，用作N沟道和P沟道晶体管的栅电极，每个宽为0.7微米，由N型多晶硅层构成。
在除形成场氧化膜206和N栅电极208的区域之外的P阱204表面上，形成N型扩散层210，其用作N沟道晶体管的源漏。在除形成场氧化膜206和P栅电极209的区域之外的N阱205表面上，形成P型扩散层211，其用作P沟道晶体管的源漏。
在层间绝缘膜219所希望的区域中，形成直径为0.4微米的N漏接触212，与用作N沟道晶体管的漏的N型扩散层210和位线216连接；形成直径为0.4微米的N栅接触214，与用作N栅电极208和位线216连接；形成直径为0.4微米的P漏接触213，与P沟道晶体管的漏的P型扩散层211和位线216连接；形成直径为0.4微米的P栅接触215，与P栅电极209和位线216连接。
上述情况下，N漏接触212、N栅接触214、P漏接触213和P栅接触215皆由被阻挡金属掩埋的接触塞构成，阻挡金属由TiN/Ti和钨构成。在层间绝缘层219所希望的区域中，形成公用于两个N沟道晶体管的直径为0.4微米的N源接触212，该接触与用作两个N沟道晶体管的公共源的N型扩散层210和SAN布线220连接；形成公用于两个P沟道晶体管的直径为0.4微米的P源接触218，该接触与用作两个P沟道晶体管的公共源的P型扩散层211和SAP布线221连接。N源接触217和P源接触218皆由被阻挡金属掩埋的接触塞构成，阻挡金属由TiN/Ti和钨构成。
通过根据比例规则(scaling rule)减小元件的尺寸，提高了半导体器件的集成度。为了解释在减上元件尺寸时引起麻烦的寄生电阻效应，在图4中示出了晶体管的电流路径上构成晶体管和电阻的部件。根据比例规则，在电压降正比于元件尺寸减小的恒定电场中，晶体管的沟道电阻Rch保持不变。另一方面，在尺寸减小时例如接触或布线等的寄生部件的电阻增大。例如，与布线和扩散层有关的布线电阻(Rws，Rwd)、接触塞电阻(Rps，Rpd)及扩散层电阻(Rds，Rdd)随着按比例缩小反而增大。接触塞和扩散层间的接触电阻(Rcs，Rcd)与接触面积成反比地增大，它们按接触直径的负二次方增大。
在元件的直径较大时(例如大于1微米时)，由于上述寄生电阻的阻值与沟道电阻相比足够小，所以几乎对晶体管的电流驱动能力没有影响。然而元件尺寸减小到0.5微米以下时，寄生电阻，特别是与沟道电阻相比的接触电阻增大到不可忽略的值。
作为例子图5示出了由连接N型扩散层和铝电极的TiN/Ti阻挡金属和钨掩埋的接触直径与接触电阻间的关系。在接触直径达到0.4微米时，接触电阻增大到几十欧姆，除此之外，表示偏差程度的标准偏差增大。接触直径的减小导致的接触电阻增大和偏差使得漏电流减小，且其标准偏差增大，如图6所示，即，影响了晶体管的电流驱动能力。除此之外，电流驱动能力的降低量大于根据接触电阻预计的值。
在电流Id流过N沟道晶体管时，例如，由于寄生电阻造成的I·R降(主要是接触电阻Rcs，Rcd)，晶体管的源和漏上的电压由于外部提供的电压的缘故发生变化。在N沟道晶体管的情况下，其中提供给外部源极、漏极、栅极和衬底的电压分别记作Vs，Vd，Vg和Vb(Vd＞Vs)，N型晶体管的源电位和漏电位为Vs+Id·Rcs和Vd-Id·Rcd
一般情况下，在正常稳态的晶体管工作范围内，电流不通过栅极和衬底。因此，晶体管的Vg和Vb相同。然而，由于对晶体管的特性有很大影响的栅极电位和衬底电位是相对用作标准电位的源极电位而言的电位，所以实际栅极电位和衬底电位由以下公式表示Vgs＝Vg-(Vs+Id·Rcs)；及Vbs＝Vb-(Vs+Id·Rcs)这意味着栅电位和衬底电位减小。因此，通过晶体管的漏电流会因标准源电位及寄生接触电阻的变化而减小。
即，要解决的第一个问题是，0.5微米以下尺寸晶体管的电流驱动能力问题，源侧寄生源接触电阻和其偏差的增大会引起晶体管电流驱动能力下降和晶体管特性偏差增大。
要解决的第二个问题是，由于接触电阻偏差的改变导致晶体管特性不均衡，使得触发电路的性能退化和集成电路的可靠性下降。
本发明的目的是提供一种包括具有大量绝缘栅场效应晶体管的高密度集成电路的半导体器件，提高了小尺寸晶体管的性能，且提高了性能均匀性。
为了实现上述目的，根据本发明的半导体器件是一种包括具有大量绝缘栅场效应晶体管的高密度集成电路的半导体器件，其中源接触电阻小于漏接触电阻。
上述绝缘栅场效应晶体管用于构成触发电路中的成对晶体管。
每个上述绝缘栅场效应晶体管的源直径大于漏接触的直径。
每个上述绝缘栅场效应晶体管具有只在其用作源的扩散层上形成的硅化物层，而硅化物层不形成在用作漏的扩散层上。
上述绝缘栅场效应晶体管中，连接源接触塞和扩散层的材料与连接漏接触塞和扩散层的材料不同。
根据本发明的半导体器件，晶体管的源接触电阻小于漏接触电阻。因此，可以提高晶体管的电流驱动能力和晶体管特性的均匀性，同时可以实现高密度集成电路。所以可以使利用触发放大电路的集成电路的工作稳定。
从下面根据附图的说明，可以清楚本发明的上述和其它目的、特点及优点，各附图展示了本发明的优选实施例的实施。
图1是作为现有技术半导体器件应用实例的DRAM读出放大器的电路图(可应于本发明)。
图2是展示现有技术的半导体器件的放大电路构成的平面图。
图3是展示现有技术的半导体器件的晶体管区的构成的剖面图。
图4是展示晶体管电流路径上存在的构成常规晶体管和电阻的部件的示图(可应用于本发明)。
图5是展示接触电阻相对于接触直径的变化和其标准偏差的变化的示图(可应用于本发明)。
图6是展示漏电流相对于接触直径的变化和其标准偏差的变化的示图(可应用于本发明)。
图7是展示本发明半导体器件的实施例1的放大电路的构成的平面图。
图8是沿图7中的线A-A取的剖面图。
图9是展示本发明实施例2的平面图。
图10是沿图9中的线A-A取的剖面图。
图11是展示本发明实施例3的平面图。
图12是沿图11中的线A-A取的剖面图。
下面参照附图详细说明本发明的优选实施例。(实施例1)图7是展示构成本发明实施例1半导体器件的放大电路的平面图。图8是沿图7中的线A-A取的剖面图。这里，本发明实施例1应用于设计规则为0.25微米的256M位DRAM。
参见图7和图8，存储单元中位线116的间距为0.6微米。读出放大器中位线116的间距为1.2微米。在P型硅衬底103的表面上，在N沟道晶体管区101中，形成P阱104，在P沟道晶体管区102中，形成N阱105。两区104和105由普通选择氧化法形成的场氧化膜隔开。
在除场氧化膜106区域之外的构成晶体管的区域上形成栅氧化膜107。在栅氧化膜107和场氧化膜106表面的所要求区域上，形成N栅电极108和P栅电极109，它们的宽度为0.7微米，由N型多晶硅层形成，分别用作N沟道晶体管和P沟道晶体管的栅电极。
在除形成场氧化膜106和N栅电极108的区域之外的P阱104的表面上，形成N型扩散层110，在除形成场氧化膜106和P栅电极109的区域之外的N阱105的表面上，形成P型扩散层111。
在层间绝缘膜119的所要求区域中，形成直径为0.4微米的N漏接触112，与用作N沟道晶体管的漏的N型扩散层110和位线116连接；形成直径为0.4微米的N栅接触114，与N栅电极108和位线116连接；形成直径为0.4微米的P漏接触113，与P型扩散层111和位线116连接；形成直径为0.4微米的P栅接触115，与P栅电极109和位线116连接。这里，N漏接触112、N栅接触114、P漏接触113和P栅接触115皆由被阻挡金属掩埋的接触塞构成，阻挡金属由TiN/Ti和钨构成。
在层间绝缘膜119的所要求区域中，形成公用于两个N沟道晶体管的直径为0.6微米的N源接触117，该接触与用作两个N沟道晶体管的公共源的N型扩散层110和SAN布线120连接；形成公用于两个P沟道晶体管的直径为0.6微米的P源接触118，该接触与用作两个P沟道晶体管的公共源的P型扩散层111和SAP布线121连接。N源接触117和P源接触118皆由被阻挡金属掩埋的接触塞构成，阻挡金属由TiN/Ti和钨构成。
本发明实施例1与现有技术的区别在于，N源接触117和P源接触118的接触直径从0.4微米变到0.6微米，增大了0.2微米。即，N源接触电阻从约60欧姆减小到约6欧姆，如图5所示，P源接触也极大减小。
为了使N源和P源接触117和118的接触直径增大0.2微米，需要使与N源接触117连接的N型扩散层110的宽度增大0.2微米。由于与N源接触117连接的N型扩散层110公用于两个N沟道晶体管，所以，除非形成放大电路图形的图形宽度不改变，形成放大电路的元件的区要增大0.2微米，隔离元件的场氧化膜106要减小0.2微米。在P沟道晶体管区102，同样，隔离元件的场氧化膜106的宽度要减小0.2微米。
按图2所示的现有技术实例，隔离元件的场氧化膜106的宽度为1.0微米。另一方面，实施例1中，它减小到0.8微米。不必改变生产工艺便可以形成隔离元件的宽0.8微米的膜，通过改变掩模图形容易实现。
为了将N漏接触112和P漏接触113的接触直径从0.4微米增大到0.6微米，以便减小漏侧上的接触电阻，必须将隔离元件的场氧化膜106宽度减小到0.4微米。通过利用普通选择氧化法形成的宽0.4微米的元件隔离场氧化膜106的元件隔离方法，很难在P沟道晶体管区102上达到上述目的。因此，需要生产工艺改变相当大，例如引入新的元件隔离法，只是改变掩模图形无法实现。(实施例2)下面将参照
实施例2。
图9是构成根据本发明实施例2半导体器件的放大电路的平面图。图10是沿图9中的线A-A取的剖面图。本发明的实施例2也可以应用于设计规则为0.25微米的256M位DRAM。
参见图9和10，存储单元中位线116的间距为0.6微米。读出放大器中位线116的间距为1.2微米。在P型硅衬底103的表面上，在N沟道晶体管区101中，形成P阱104，在P沟道晶体管区中，形成N阱105。两区104和105由普通选择氧化法形成的场氧化膜106隔开。
在除场氧化膜106区之外的构成晶体管的区上形成栅氧化膜107。在栅氧化膜107和场氧化膜106表面的要求区域上，形成N栅电极108和P栅电极109，它们的宽度为0.7微米，由N型多晶硅层形成，分别用作N沟道晶体管和P沟道晶体管的栅电极。
在N栅电极108和P栅电极109的上部，形成由氧化硅膜构成的第一辅助绝缘膜123。在除形成场氧化膜106和N栅电极108的区域之外的P阱104的表面上，形成N型扩散层110，在除形成场氧化膜106和P栅电极109的区域之外的N阱105的表面上，形成P型扩散层111。
至少形成其上将形成N漏接触112的N型扩散层110、其上将形成P漏接触113的P型扩散层111和由氧化硅膜构成的第二辅助绝缘膜124，第二辅助绝缘膜124覆盖N栅电极108和P栅电极109的侧面。在其上将形成N源接触的N型扩散层110的表面上，和其上将形成P源接触的P型扩散层111的表面上，在由场氧化膜106确定的区域中，及形成于N栅电极108的侧面上和P栅电极109的的侧面上的第二辅助绝缘膜中，形成由TiSi2制成的硅化物层122。
在层间绝缘膜119、第一辅助绝缘膜123和第二辅助绝缘膜124的要求区域中，形成直径为0.4微米的N漏接触112，与用作N沟道晶体管的漏的N型扩散层110和位线116连接；形成直径为0.4微米的N栅接触114，与N栅电极108和位线116连接；形成直径为0.4微米的P漏接触113，与用作P沟道晶体管的漏的P型扩散层111和位线116连接；形成直径为0.4微米的P栅接触115，与P栅电极109和位线116连接。这里，N漏接触112、N栅接触114、P漏接触113和P栅接触115皆由被阻挡金属掩埋的接触塞构成，阻挡金属由TiN/Ti和钨构成。
在层间绝缘膜119的要求区域中，形成公用于两个N沟道晶体管的直径为0.4微米的N源接触117，该接触与用作两个N沟道晶体管的公共源的N型扩散层110和SAN布线120连接；形成公用于两个P沟道晶体管的直径为0.4微米的P源接触118，该接触与用作两个P沟道晶体管的公共源的P型扩散层111和SAP布线121连接。N源接触117和P源接触118皆由被阻挡金属掩埋的接触塞构成，阻挡金属由TiN/Ti和钨构成。
本发明实施例2与现有技术的区别在于，只在形成形成源接触的区域上形成有硅化物层122。硅化物层122的作用是减小扩散层和接触塞间接触电阻。由于硅化物层122甚至在接触直径小到0.4微米时也形成在扩散层的整个表面上，所以接触面积实际增大，接触电阻减小。
可以在形成漏接触的扩散层上形成硅化物层。这种情况下，为了防止扩散层和阱间结漏电流增大，需要使形成硅化物层的扩散层区的深度大不形成硅化层情况下的区域。
由于漏上加高电压，所以在漏结制作得较深时，由于晶体管的短沟道效应，阈值电压显著下降。
为了抑制这种下降，栅电极的宽度必须增大，这会导致另一问题，即晶体管的电流驱动能力退化。
尽管根据本发明形成硅化物层122比现有技术需要更多的生产步骤，但不必增大源接触有直径。因此，这是一种减小高密度集成电路中元件的有效方法。(实施例3)下面参照
本发明的实施例3。
图11是展示构成本发明实施3半导体器件的放大电路的平面图。图12是沿图11中的线A-A取的剖面图。这里，实施例3可以应用于设计规则为0.25微米的256M位DRAM，其中存储单元的电容形成于位线的上部。
参见图11和12，存储单元中位线116的间距为0.6微米。读出放大器中位线116的间距为1.2微米。在P型硅衬底103的表面上，在N沟道晶体管区101中，形成P阱104，在P沟道晶体管区中，形成N阱105。两区104和105由普通选择氧化法形成的场氧化膜隔开。
在除场氧化膜106区之外的构成晶体管的区上形成栅氧化膜107。在栅氧化膜107和场氧化膜106的要求区域上，形成N栅电极108和P栅电极109，它们的宽度为0.7微米，由N型多晶硅层形成，分别用作N沟道晶体管和P沟道晶体管的栅电极。
在除形成场氧化膜106和N栅电极108的区域之外的P阱104的表面上，形成N型扩散层110，在除形成场氧化膜106和P栅电极109的区域之外的N阱105的表面上，形成P型扩散层111。在层间绝缘膜119的要求区域中，形成直径为0.4微米的N漏接触112，与用作N沟道晶体管的漏的N型扩散层110和位线116连接；形成直径为0.4微米的N栅接触114，与N栅电极108和位线116连接；形成直径为0.4微米的P栅接触115，与P栅电极109和位线116连接。这里，N漏接触112、N栅接触114、和P栅接触115皆由掩埋N型多晶硅的接触塞构成，位线116由硅化钨层构成。
在层间绝缘膜119的要求区域中，形成直径为0.4微米的P漏接触113，与用作漏的P型扩散层111和接触布线126连接；形成直径为0.4微米的布线连接接触128，与位线和连接布线126连接；形成两N沟道晶体管公用的0.6微米的N源接触112，连接用作两N沟道晶体管的公共源的N型扩散层110和SAN布线120；形成公用于两个P沟道晶体管的直径为0.6微米的P源接触118，该接触与用作两个P沟道晶体管的公共源的P型扩散层111和SAP布线121连接。这里，P漏接触113、布线连接接触125、N源接触117和P源接触118皆被阻挡金属层127掩埋，阻挡金属由TiN/Ti和钨塞构成。
按本发明的第三个实施例，与实施例1的区别在于，使用了掩埋N漏接触的N型多晶硅的多晶硅塞，N漏接触连接由硅化钨层构成的位线116和N型扩散层110。
由于N型多晶硅和N扩散层实际上由同样材料构成，所以硅化钨构成的位线与N型多晶硅间的接触电阻及多晶硅塞自身的电阻较高，而接触电阻较低。因此，该实施例的间接优点在于，实际上利用耐热位线在位线上形成电容的存储单元结构使得存储容量增大，尽管还有N漏接触电阻高于N源接触电阻的缺点。虽然漏接触电阻增大，但由于引入了上述存储单元结构，源接触电阻不增大。
在该实施例中，描述了一利DRAM读出放大器的放大电路。该实施例不限于以上的描述，可以使用任何晶体管，例如SRAM存储单元晶体管或逻辑器件的触发器。
如上所述，根据本发明的半导体器件，由于可以减小源接触电阻，且不妨碍集成度，所以可以提高晶体管电流驱动能力及晶体管特性的均匀性。原因是，在电流通过晶体管的源极和漏极时，因寄生源接触电阻引起的R·I降导致的晶体管内源电位改变较小。
而且，由于因此可以提高晶体管电流驱动能力和晶体管特性均匀，所以触发器的放大电路的性能增强，提高了集成电路的稳定性和可靠性。这是由于源接触电阻减小，使得构成触发器的一对晶体管间的特性差异变小的缘故。
除此之外，根据本发明的实施例1，源接触直径增大，但不改变或附加半导体器件生产步骤，且不改变漏接触的尺寸。因此，源接触电阻可以减小，且不妨碍大规模高密度的集成度。这是由于可以增大源接触尺寸设计部件图形，且不会导致对例如元件隔了等其它部件的限制，也不增大集成电路的图形面积的缘故。
另外，根据实施例2，可以减小源接触电阻，而不做任何改变，例如增大部件图形尺寸等。其原因是，通过只在将形成源接触的扩散层区形成硅化物层，实际接触面积增加，但不增大源接触直径，另外，可抑制晶体管的短沟道效应，由此消除了增加栅长度的需求。
根据本发明实施例3，在位线上形成电容的RAM源接触电阻不增大。原因是，将位线和接触塞所用耐热材料用于漏接触，而不用于源接触。
然而，应该理解，尽管以上描述了本发明的特性和优点，但此公开只是说明性的，在不脱离附加权利要求书的范围的情况下可以改变各部件设置。
权利要求
1.包括具有大量绝缘栅场效应晶体管的高密度集成电路的半导体器件，其特征在于，每个所述绝缘栅场效应晶体管的源接触电阻小于每个所述绝缘栅场效应晶体管的漏接触电阻。
2.根据权利要求1的半导体器件，其特征在于，所述绝缘栅场效应晶体管用于构成触发电路的成对晶体管。
3.根据权利要求1的半导体器件，其特征在于，每个所述绝缘栅场效应晶体管的源接触的直径大于每个所述绝缘栅场效应晶体管的漏接触的直径。
4.根据权利要求1的半导体器件，其特征在于，每个绝缘栅场效应晶体管中，硅化物只形成于用作源的扩散层上。
5.根据权利要求2的半导体器件，其特征在于，每个绝缘栅场效应晶体管中，连接源接触塞和扩散层的材料不同于连接漏接触塞与扩散层的材料。
全文摘要
本发明的目的是提供一种包括高密度集成电路的半导体器件,其中具有大量尺寸小且提高了性能的绝缘栅场效应晶体管。通过使绝缘栅场效应晶体管的源接触直径大于漏接触直径,将源接触电阻设定在小于漏接触电阻的值,从而提高了晶体管的电流驱动能力,减小了驱动能力的偏差。
文档编号H01L27/085GK1195195SQ9810094
公开日1998年10月7日 申请日期1998年3月23日 优先权日1997年3月31日
发明者笠井直记 申请人:日本电气株式会社