存储器单元的布局图的制作方法

专利名称：存储器单元的布局图的制作方法
技术领域：
本发明涉及存储器单元的布局图。
先有例1图8是用来实现

图1和图2所示的存储器单元电路的先有存储器单元的布局图。在图8中，n1是第1NMOS晶体管，n2是第2NMOS晶体管，n3是第3NMOS晶体管，n4是第4NMOS晶体管，n5是第5NMOS晶体管，n6是第6NMOS晶体管，n7是第7NMOS晶体管，n8是第8NMOS晶体管，n9是第9NMOS晶体管，n10是第10NMOS晶体管，n11是第11NMOS晶体管，n12是第12NMOS晶体管，n13是第13NMOS晶体管，n14是第14NMOS晶体管，n15是第15NMOS晶体管，n16是第16NMOS晶体管，p1是第1PMOS晶体管，p2是第2PMOS晶体管，p3是第3PMOS晶体管，p4是第4PMOS晶体管，p5是第5PMOS晶体管，p6是第6PMOS晶体管，p7是第7PMOS晶体管，p8是第8PMOS晶体管，p9是第9PMOS晶体管，p10是第10PMOS晶体管，p11是第11PMOS晶体管，p12是第12PMOS晶体管，p13是第13PMOS晶体管，p14是第14PMOS晶体管，p15是第15PMOS晶体管，p16是第16PMOS晶体管。此外，Gn1～Gn16分别是第1～第16NMOS晶体管n1～n16的栅极，Sn1～Sn16分别是第1～第16NMOS晶体管n1～n16的源极区，Dn1～Dn16分别是第1～第16NMOS晶体管n1～n16的漏极区。此外，Gp1～Gp16分别是第1～第16PMOS晶体管p1～p16的栅极，Sp2、Sp3、Sp6、Sp8、Sp9、Sp10、Sp11、Sp14、Sp15、Sp16分别是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶体管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的源极区，Dp2、Dp3、Dp6、Dp8、Dp9、Dp10、Dp11、Dp14、Dp15、Dp16分别是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶体管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的漏极区。此外，W0BL是由第1层布线形成I写入位线，W0BLC是由第1层布线形成II写入位线，W0WL0是由第2层布线形成I写入字线，W0WL1是由第2层布线形成II写入字线，R1WL0是由第2层布线形成I读出字线，R1WL1是由第2层布线形成II读出字线，R1BL是由第1层布线形成的读出位线，VDD是由第1层布线形成的电源线，GND是由第1层布线形成的接地线。第1层布线敷设在NMOS晶体管和PMOS晶体管的上方，第2层布线敷设在第1层布线的上方。再有，在图6中，以实线表示第1层布线，以加了剖面线的粗线表示第2层布线。而且，以中间呈白色的四边形表示连接第1布线和栅极、源极区或漏极区的接触孔，以中间添加了×标记的四边形表示连接第1布线层和第2布线层的过孔。
这样，在图8所示的用来实现图1和图2所示的存储器单元电路的先有存储器单元的布局图中，当以晶体管阵列的方向作为行方向、与晶体管阵列相邻的方向作为列方向时，将NMOS晶体管和PMOS晶体管作为一组构成的基本单元在行方向配置2个、在列方向配置8个。此外，字线配置在行方向，位线配置在列方向。
先有例2图9是用来实现图1和图2所示的存储器单元电路的先有存储器单元的布局图。在图9中，n1是第1NMOS晶体管，n2是第2NMOS晶体管，n3是第3NMOS晶体管，n4是第4NMOS晶体管，n5是第5NMOS晶体管，n6是第6NMOS晶体管，n7是第7NMOS晶体管，n8是第8NMOS晶体管，n9是第9NMOS晶体管，n10是第10NMOS晶体管，n11是第11NMOS晶体管，n12是第12NMOS晶体管，n13是第13NMOS晶体管，n14是第14NMOS晶体管，n15是第15NMOS晶体管，n16是第16NMOS晶体管，p1是第1PMOS晶体管，p2是第2PMOS晶体管，p3是第3PMOS晶体管，p4是第4PMOS晶体管，p5是第5PMOS晶体管，p6是第6PMOS晶体管，p7是第7PMOS晶体管，p8是第8PMOS晶体管，p9是第9PMOS晶体管，p10是第10PMOS晶体管，p11是第11PMOS晶体管，p12是第12PMOS晶体管，p13是第13PMOS晶体管，p14是第14PMOS晶体管，p15是第15PMOS晶体管，p16是第16PMOS晶体管。此外，Gn1～Gn16分别是第1～第16NMOS晶体管n1～n16的栅极，Sn1～Sn12分别是第1～第12NMOS晶体管n1～n12的源极区，Dn1～Dn12分别是第1～第12NMOS晶体管n1～n12的漏极区。此外，Gp1～Gp16分别是第1～第16PMOS晶体管p1～p16的栅极，Sp2、Sp3、Sp6、Sp7、Sp8、Sp9、Sp10、Sp11分别是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶体管p2、p3、p6、p7、p8、p9、p10、p11的源极区，Dp2、Dp3、Dp6、Dp7、Dp8、Dp9、Dp10、Dp11分别是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶体管p2、p3、p6、p7、p8、p9、p10、p11的漏极区。此外，W0BL是由第1层布线形成I写入位线，W0BLC是由第1层布线形成II写入位线，W0WL0是由第2层布线形成I写入字线，W0WL1是由第2层布线形成II写入字线，R1WL0是由第2层布线形成I读出字线，R1WL1是由第2层布线形成II读出字线，R1BL是由第1层布线形成的读出位线，VDD是由第1层布线形成的电源线，GND是由第1层布线形成的接地线。第1层布线敷设在NMOS晶体管和PMOS晶体管的上方，第2层布线敷设在第1层布线的上方。再有，在图7中，以实线表示第1层布线，以加了剖面线的粗线表示第2层布线。而且，以中间呈白色的四边形表示连接第1布线和栅极、源极区或漏极区的接触孔，以中间添加了×标记的四边形表示连接第1布线层和第2布线层的过孔。
这样，在图9所示的用来实现图5和图6所示的存储器单元电路的先有存储器单元的布局图中，当以晶体管阵列的方向作为行方向、与晶体管阵列相邻的方向作为列方向时，将NMOS晶体管和PMOS晶体管作为一组构成的基本单元在行方向配置2个、在列方向配置8个。此外，字线配置在行方向，位线配置在列方向。
因为先有的存储器单元的布局图是象上述那样构成的，所以，存储器单元纵向(行方向)长度和横向(列方向)长度的比(纵横比)大。而且，将先有的存储器单元配置成阵列形状而构成的存储器单元阵列的纵向(行方向)长度取决于位数，横向(列方向)长度取决于字数。因此，在将先有的存储器单元配置成阵列形状而构成存储器单元阵列的情况下，当位数增大时，存储器单元阵列的纵横比迅速增大。从而，当将含有位数增大时存储器单元阵列的纵横比随之增大的存储器单元阵列的RAM配置在芯片上时，因RAM的位数和字数的结构而使RAM的纵向变长，存在出现芯片布线困难的情况的问题。
本发明是为了解决上述问题而提出的，其目的在于得到纵横比小的存储器单元的布局图。
此外，本发明的目的在于得到面积小的存储器单元的布局图。
与本发明第1方面有关的存储器单元的布局图在第1行配置排列着II导电型晶体管的第1行的晶体管阵列，在第2行配置排列着I导电型晶体管的第2行的晶体管阵列，第1行和第2行晶体管阵列也按每一列对齐配置，在第1行晶体管阵列中，在第1列上配置第3II导电型晶体管，在第2列上配置第7II导电型晶体管，在第3列上配置第8II导电型晶体管，在第4列上配置第4II导电型晶体管，在第5列上配置第2II导电型晶体管，在第6列上配置第6II导电型晶体管，在第7列上配置第16II导电型晶体管，在第8列上配置第15II导电型晶体管，在第9列上配置第14II导电型晶体管，在第10列上配置第13II导电型晶体管，在第11列上配置第9II导电型晶体管，在第12列上配置第10II导电型晶体管，在第13列上配置第12II导电型晶体管，在第14列上配置第11II导电型晶体管，在第15列上配置第5II导电型晶体管，在第16列上配置第1II导电型晶体管，进而，第3II导电型晶体管的漏极区和第7II导电型晶体管的漏极区配置在同一区域内，第7II导电型晶体管的源极区和第8II导电型晶体管的源极区配置在同一区域内，第8II导电型晶体管的漏极区和第4II导电型晶体管的漏极区配置在同一区域内，第4II导电型晶体管的源极区和第7II导电型晶体管的源极区配置在同一区域内，第2II导电型晶体管的漏极区和第6II导电型晶体管的漏极区配置在同一区域内，第6II导电型晶体管的源极区和第16II导电型晶体管的源极区配置在同一区域内，第16II导电型晶体管的漏极区和第15II导电型晶体管的源极区配置在同一区域内，第15II导电型晶体管的漏极区和第14II导电型晶体管的源极区配置在同一区域内，第14II导电型晶体管的漏极区和第13II导电型晶体管的漏极区配置在同一区域内，第13II导电型晶体管的源极区和第9II导电型晶体管的源极区配置在同一区域内，第9II导电型晶体管的漏极区和第10II导电型晶体管的源极区配置在同一区域内，第10II导电型晶体管的漏极区和第12II导电型晶体管的漏极区配置在同一区域内，第12II导电型晶体管的源极区和第11II导电型晶体管的漏极区配置在同一区域内，第11II导电型晶体管的源极区和第5II导电型晶体管的源极区配置在同一区域内，第5II导电型晶体管的漏极区和第1II导电型晶体管的漏极区配置在同一区域内，在第2行晶体管阵列中，在第2列上配置第3I导电型晶体管，在第3列上配置第4I导电型晶体管，在第6列上配置第2I导电型晶体管，在第8列上配置第8I导电型晶体管，在第9列上配置第7I导电型晶体管，在第10列上配置第6I导电型晶体管，在第11列上配置第9I导电型晶体管，在第14列上配置第5I导电型晶体管，在第15列上配置第1I导电型晶体管，进而，第3I导电型晶体管的源极区和第4I导电型晶体管的源极区配置在同一区域内，第8I导电型晶体管的漏极区和第7I导电型晶体管的源极区配置在同一区域内，第7I导电型晶体管的漏极区和第6I导电型晶体管的漏极区配置在同一区域内，第6I导电型晶体管的漏极区和第9I导电型晶体管的漏极区配置在同一区域内，第5I导电型晶体管的源极区和第1I导电型晶体管的源极区配置在同一区域内，第1和第2写入位线由第1层布线实现，第1和第2写入字线由敷设在第1层布线上方II层布线实现，读出字线由第2层布线实现，读出位线由第1层布线实现，第1和第2电位线由第1层布线实现。
与本发明第2方面有关的存储器单元的布局图在第1行配置排列着第2导电型晶体管I行的晶体管阵列，在第2行配置排列着第1导电型晶体管II行的晶体管阵列，第1行和第2行晶体管阵列也按每一列对齐配置，在第1行晶体管阵列中，在第1列上配置第3II导电型晶体管，在第2列上配置第7II导电型晶体管，在第3列上配置第8II导电型晶体管，在第4列上配置第4II导电型晶体管，在第5列上配置第2II导电型晶体管，在第6列上配置第6II导电型晶体管，在第7列上配置第10II导电型晶体管，在第8列上配置第9II导电型晶体管，在第9列上配置第11II导电型晶体管，在第10列上配置第12II导电型晶体管，在第11列上配置第5II导电型晶体管，在第12列上配置第1II导电型晶体管，进而，第3II导电型晶体管的漏极区和第7II导电型晶体管的漏极区配置在同一区域内，第7II导电型晶体管的源极区和第8II导电型晶体管的源极区配置在同一区域内，第8II导电型晶体管的漏极区和第4II导电型晶体管的漏极区配置在同一区域内，第4II导电型晶体管的源极区和第2II导电型晶体管的源极区配置在同一区域内，第2II导电型晶体管的漏极区和第6II导电型晶体管的漏极区配置在同一区域内，第6II导电型晶体管的源极区和第10II导电型晶体管的源极区配置在同一区域内，第10II导电型晶体管的漏极区和第9II导电型晶体管的源极区配置在同一区域内，第9II导电型晶体管的漏极区和第11II导电型晶体管的漏极区配置在同一区域内，第11II导电型晶体管的源极区和第12II导电型晶体管的漏极区配置在同一区域内，第12II导电型晶体管的源极区和第5II导电型晶体管的源极区配置在同一区域内，第5II导电型晶体管的漏极区和第1II导电型晶体管的漏极区配置在同一区域内，在第2行晶体管阵列中，在第2列上配置第3I导电型晶体管，在第3列上配置第4I导电型晶体管，在第6列上配置第2I导电型晶体管，在第7列上配置第5I导电型晶体管，在第8列上配置第6I导电型晶体管，在第9列上配置第7I导电型晶体管，在第10列上配置第8I导电型晶体管，在第11列上配置第1I导电型晶体管，进而，第3I导电型晶体管的源极区和第4I导电型晶体管的源极区配置在同一区域内，第2I导电型晶体管的源极区和第5I导电型晶体管的源极区配置在同一区域内，第5I导电型晶体管的漏极区和第6I导电型晶体管的漏极区配置在同一区域内，第6I导电型晶体管的源极区和第7I导电型晶体管的源极区配置在同一区域内，第7I导电型晶体管的漏极区和第8I导电型晶体管的漏极区配置在同一区域内，第8I导电型晶体管的源极区和第1I导电型晶体管的源极区配置在同一区域内，第1和第2写入位线由第1层布线实现，第1和第2写入字线由敷设在第1层布线上方II层布线实现，读出字线由第2层布线实现，读出位线由第1层布线实现，第1和第2电位线由第1层布线实现。
图1是说明本发明的实施形态1所用的存储器单元电路图。
图2是继图1之后说明本发明的实施形态1所用的存储器单元电路图。
图3是复合逻辑电路的结构图。
图4是本发明实施形态1的存储器单元布局图。
图5是说明本发明的实施形态2所用的存储器单元电路图。
图6是继图5之后说明本发明的实施形态1所用的存储器单元电路图。
图7是本发明实施形态2的存储器单元布局图。
图8是先有例1的存储器单元布局图。
图9是先有例2的存储器单元布局图。
下面说明本发明的实施形态1。
实施形态1图1和图2是说明本发明的实施形态1所用的存储器单元电路图。此外，图3是图2所示的存储器单元电路中的复合逻辑电路的结构图。在图1～图3中，1是存储电路；2是第2存储电路；4是读出电路；5是电源线(第1电位线)；6是接地线(第2电位线)；7是第1反相器；8是第2反相器；9是第3反相器；10是第4反相器；7a是第1反相器7的输出端；8a是第2反相器8的输出端；9a是第3反相器9的输出端；10a是第4反相器10的输出端。此外，11是复合逻辑电路；11a是复合逻辑电路11的第1输入端；11b是复合逻辑电路11的第2输入端；11c是复合逻辑电路11的第3输入端；11d是复合逻辑电路11的第4输入端；11e是复合逻辑电路11的输出端。此外，W0BL是第1写入位线；W0BLC是第2写入位线；W0WL0是第1写入字线；W0WL1是第2写入位线；R1WL0是第1读出字线；R1WL1是第2读出字线；R1BL是读出位线。此外，n1是第1NMOS晶体管(第3II导电型晶体管)，n2是第2NMOS晶体管(第7II导电型晶体管)，n3是第3NMOS晶体管(第8II导电型晶体管)，n4是第4NMOS晶体管(第4II导电型晶体管)，n5是第5NMOS晶体管(第2II导电型晶体管)，n6是第6NMOS晶体管(第6II导电型晶体管)，n7是第7NMOS晶体管(第16II导电型晶体管)，n8是第8NMOS晶体管(第15II导电型晶体管)，n9是第9NMOS晶体管(第14II导电型晶体管)，n10是第10NMOS晶体管(第13II导电型晶体管)，n11是第11NMOS晶体管(第9II导电型晶体管)，n12是第12NMOS晶体管(第10II导电型晶体管)，n13是第13NMOS晶体管(第12II导电型晶体管)，n14是第14NMOS晶体管(第11II导电型晶体管)，n15是第15NMOS晶体管(第5II导电型晶体管)，n16是第16NMOS晶体管(第1II导电型晶体管)，p2是第2PMOS晶体管(第3I导电型晶体管)，p3是第3PMOS晶体管(第4I导电型晶体管)，p6是第6PMOS晶体管(第2I导电型晶体管)，p8是第8PMOS晶体管(第8I导电型晶体管)，p9是第9PMOS晶体管(第7I导电型晶体管)，p10是第10PMOS晶体管(第6I导电型晶体管)，p11是第11PMOS晶体管(第9I导电型晶体管)，p14是第14PMOS晶体管(第5I导电型晶体管)，p15是第15PMOS晶体管(第1I导电型晶体管)。
第1存储电路1由第1和第2反相器7和8反向并联连接构成，从第1反相器7的输出端7a输出存储内容。第1反相器7具有第15PMOS晶体管p15和第15NMOS晶体管n15。第2反相器8具有第6PMOS晶体管p6和第6NMOS晶体管n6。第15PMOS晶体管p15的栅极与第2反相器8的输出端8a连接，源极与电源线5连接，漏极与第1反相器7的输出端7a连接。第15NMOS晶体管n15的栅极与第2反相器8的输出端8a连接，源极与接地线6连接，漏极与第1反相器7的输出端7a连接。第6PMOS晶体管p6的栅极与第1反相器7的输出端7a连接，源极与电源线5连接，漏极与第2反相器8的输出端8a连接。第6NMOS晶体管n6的栅极与第1反相器7的输出端7a连接，源极与接地线6连接，漏极与第2反相器8的输出端8a连接。
此外，第2存储电路2由第3和第4反相器9和10反向并联连接构成，从第3反相器9的输出端9a输出存储内容。第3反相器9具有第2PMOS晶体管p2和第2NMOS晶体管n2。第4反相器10具有第3PMOS晶体管p3和第3NMOS晶体管n3。第2PMOS晶体管p2的栅极与第4反相器10的输出端10a连接，源极与电源线5连接，漏极与第3反相器9的输出端9a连接。第2NMOS晶体管n2的栅极与第4反相器10的输出端10a连接，源极与接地线6连接，漏极与第3反相器9的输出端9a连接。第3PMOS晶体管p3的栅极与第3反相器9的输出端9a连接，源极与电源线5连接，漏极与第4反相器10的输出端10a连接。第3NMOS晶体管n3的栅极与第3反相器9的输出端9a连接，源极与接地线6连接，漏极与第4反相器10的输出端10a连接。
此外，第16的NMOS晶体管n16的漏极与第1反相器7的输出端7a连接，源极与第2写入位线W0BLC连接，栅极与第1写入字线W0WL0连接。
此外，第5NMOS晶体管n5的漏极与第2反相器8的输出端8a连接，源极与第1写入位线W0BL连接，栅极与第1写入字线W0WL0连接。
此外，第1NMOS晶体管n1的漏极与第3反相器9的输出端9a连接，源极与第2写入位线W0BLC连接，栅极与第2写入字线W0WL1连接。
此外，第4NMOS晶体管n4的漏极与第4反相器10的输出端10a连接，源极与第1写入位线W0BL连接，栅极与第2写入字线W0WL1连接。
此外，读出电路4具有复合逻辑电路11、第14PMOS晶体管p14和第11NMOS晶体管n11、第12NMOS晶体管n12、第14NMOS晶体管n14和第13NMOS晶体管n13。复合逻辑电路11的第1输出端11a与第2存储电路2连接，第2输入端11b与第2读出字线R1WL1连接，第3输入端11c与第1存储电路1连接，第4输入端11d与第1读出字线R1WL0连接。第14PMOS晶体管p14的源极与电源线5连接，栅极与复合逻辑电路11的输出端11e连接，漏极与读出字线R1BL连接。第11NMOS晶体管n11的源极与接地线连接，栅极与复合逻辑电路11的输出端11e连接，漏极与第12NMOS晶体管n12连接。第12NMOS晶体管n12的源极与第11NMOS晶体管n11的漏极连接，栅极与第1读出字线R1WL0连接，漏极与读出字线R1BL连接。第14NMOS晶体管n14的源极与接地线6连接，栅极与复合逻辑电路11的输出端11e连接，漏极与第13NMOS晶体管n13连接。第13NMOS晶体管n13的源极与第14NMOS晶体管n14的漏极连接，栅极与第2读出字线R1WL1连接，漏极与读出字线R1BL连接。
此外，复合逻辑电路11具有第10PMOS晶体管p10、第9PMOS晶体管p9、第8PMOS晶体管p8、第11PMOS晶体管p11、第10NMOS晶体管n10、第9NMOS晶体管n9、第8NMOS晶体管n8和第7NMOS晶体管n7。第10PMOS晶体管p10的漏极与复合逻辑电路11的输出端11e连接，栅极与复合逻辑电路11的第4输入端11d连接，源极与第9PMOS晶体管p9的源极连接。第9PMOS晶体管p9的漏极与复合逻辑电路11的输出端11e连接，栅极与复合逻辑电路11的第3输入端11c连接，源极与第10PMOS晶体管p10的源极连接。第8PMOS晶体管p8的漏极与第10的PMOS晶体管p10的源极连接，栅极与复合逻辑电路11的第1输入端11a连接，源极与电源线5连接。第11PMOS晶体管p11的漏极与第9PMOS晶体管p9的源极连接，栅极与复合逻辑电路11的第2输入端11b连接，源极与电源线5连接。第10NMOS晶体管n10的源极与接地线6连接，栅极与复合逻辑电路11的第4输入端11d连接，漏极与第9NMOS晶体管n9的漏极连接。第9NMOS晶体管n9的漏极与第10NMOS晶体管n10的漏极连接，栅极与复合逻辑电路11的第3输入端11c连接，源极与复合逻辑电路11的输出端11e连接。第8NMOS晶体管n8的源极与第7NMOS晶体管n7的漏极连接，栅极与复合逻辑电路11I输入端11a连接，漏极与复合逻辑电路11的输出端11e连接。第7NMOS晶体管n7的漏极与第8NMOS晶体管n8的源极连接，栅极与复合逻辑电路11II输入端11b连接，源极与接地线6连接。
图4是用于实现图1和图2所示的存储器电路的、本发明的实施形态1的存储器单元的布局图。在图4中，n1是第1NMOS晶体管，n2是第2NMOS晶体管，n3是第3NMOS晶体管，n4是第4NMOS晶体管，n5是第5NMOS晶体管，n6是第6NMOS晶体管，n7是第7NMOS晶体管，n8是第8NMOS晶体管，n9是第9NMOS晶体管，n10是第10NMOS晶体管，n11是第11NMOS晶体管，n12是第12NMOS晶体管，n13是第13NMOS晶体管，n14是第14NMOS晶体管，n15是第15NMOS晶体管，n16是第16NMOS晶体管，p1是第1PMOS晶体管，p2是第2PMOS晶体管，p3是第3PMOS晶体管，p4是第4PMOS晶体管，p5是第5PMOS晶体管，p6是第6PMOS晶体管，p7是第7PMOS晶体管，p8是第8PMOS晶体管，p9是第9PMOS晶体管，p10是第10PMOS晶体管，p11是第11PMOS晶体管，p12是第12PMOS晶体管，p13是第13PMOS晶体管，p14是第14PMOS晶体管，p15是第15PMOS晶体管，p16是第16PMOS晶体管。此外，Gn1～Gn16分别是第1～第16NMOS晶体管n1～n16的栅极，Sn1～Sn16分别是第1～第16NMOS晶体管n1～n16的源极区，Dn1～Dn16分别是第1～第16NMOS晶体管n1～n16的漏极区。此外，Gp1～Gp16分别是第1～第16PMOS晶体管p1～p16的栅极，Sp2、Sp3、Sp6、Sp8、Sp9、Sp10、Sp11、Sp14、Sp15、Sp16分别是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶体管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的源极区，Dp2、Dp3、Dp6、Dp8、Dp9、Dp10、Dp11、Dp14、Dp15、Dp16分别是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶体管p2、p3、p6、p8、p9、p10、p11、P14、P15、P16的漏极区。此外，W0BL是由第1层布线形成I写入位线，W0BLC是由第1层布线形成II写入位线，W0WL0是由第2层布线形成I写入字线，W0WL1是由第2层布线形成II写入字线，R1WL0是由第2层布线形成I读出字线，R1WL1是由第2层布线形成II读出字线，R1BL是由第1层布线形成的读出位线，VDD是由第1层布线形成的电源线，GND是由第1层布线形成的接地线。此外，30～46是第1和第2写入位线W0BL和W0BLC、读出位线R1BL、电源线VDD和接地线GND以外I层布线，50～53是第1和第2写入字线W0WL0和W0WL1、第1和第2读出字线R1WL0和R1WL1以外II层布线。第1层布线敷设在NMOS晶体管和PMOS晶体管的上方，第2层布线敷设在第1层布线的上方。再有，在图4中，以实线表示第1层布线，以加了剖面线的粗线表示第2层布线。而且，以中间呈白色的四边形表示连接第1布线和栅极、源极区或漏极区的接触孔，以中间添加了×标记的四边形表示连接第1布线层和第2布线层的过孔。
如图4所示，在本发明实施形态1的存储器单元布局图中，以晶体管阵列的方向作为行方向，以与晶体管阵列相邻的方向作为列方向，从下面开始依次为第1行、第2行、…，从左侧的晶体管开始，依次为第1列、…第16列，在这种情况下，在第1行配置排列着N型晶体管I行的晶体管阵列，在第2行配置排列着P型晶体管II行的晶体管阵列。
此外，在第1行晶体管阵列中，在第1列上配置第1NMOS晶体管n1，在第2列上配置第2NMOS晶体管n2，在第3列上配置第3NMOS晶体管n3，在第4列上配置第4NMOS晶体管n4，在第5列上配置第5NMOS晶体管n5，在第6列上配置第6NMOS晶体管n6，在第7列上配置第7DNMOS晶体管n7，在第8列上配置第8NMOS晶体管n8，在第9列上配置第9NMOS晶体管n9，在第10列上配置第10NMOS晶体管n10，在第11列上配置第11NMOS晶体管n11，在第12列上配置第12NMOS晶体管n12，在第13列上配置第13NMOS晶体管n13，在第14列上配置第14NMOS晶体管N14，在第15列上配置第15NMOS晶体管n15，在第16列上配置第16NMOS晶体管n16。
进而，在第1行的晶体管阵列中，第1NMOS晶体管n1的漏极区Dn1和第2NMOS晶体管n2的漏极区Dn2配置在同一区域内，第2NMOS晶体管。n2的源极区Sn2和第3NMOS晶体管n3的源极区Sn3配置在同一区域内，第3NMOS晶体管n3的漏极区Dn3和第4NMOS晶体管n4的漏极区Dn4配置在同一区域内，第4NMOS晶体管n4的源极区Sn4和第5NMOS晶体管n5的源极区Sn5配置在同一区域内，第5NMOS晶体管n5的漏极区Dn5和第6NMOS晶体管n6的漏极区Dn6配置在同一区域内，第6NMOS晶体管n6的源极区Sn6和第7NMOS晶体管n7的源极区Sn7配置在同一区域内，第7NMOS晶体管n7的漏极区Dn7和第8NMOS晶体管的源极区Sn8配置在同一区域内，第8NMOS晶体管n8的漏极区Dn8和第9NMOS晶体管n9的源极区Sn9配置在同一区域内，第9NMOS晶体管n9的漏极区Dn9和第10NMOS晶体管n10的漏极区Dn10配置在同一区域内，第10NMOS晶体管的源极区Sn10和第11NMOS晶体管n11的源极区Sn11配置在同一区域内，第11NMOS晶体管n11的漏极区Dn11和第12晶体管n12的源极区Sn12配置在同一区域内，第12NMOS晶体管的漏极区Dn12和第13NMOS晶体管n13的漏极区Dn13配置在同一区域内，第13的NMOS晶体管n13的源极区Sn13和第14NMOS晶体管n14的漏极区Dn14配置在同一区域内，第14NMOS晶体管n14的源极区Sn14和第15NMOS晶体管n15的源漏极区Sn15配置在同一区域内，第15NMOS晶体管n15的漏极区Dn15和第16NMOS晶体管n16的漏极区Dn16配置在同一区域内。
再有，第1NMOS晶体管n1的源极区Sn1和第16NMOS晶体管n16的源极区Sn16由第2写入位线WOBLC连接，所以，形成多个图1和图2所示的存储器单元电路时，通过增加晶体管阵列的列数，可以将具有1个存储器单元电路的第1的NMOS晶体管n1的源极区Sn1和具有另一个存储器单元的电路的第16NMOS晶体管n16的源极区Sn16配置在同一区域内。
此外，在第2行的晶体管阵列中，在第1列上配置栅极分离开的第1PMOS晶体管p1，在第2列上配置第2PMOS晶体管p2，在第3列上配置第3PMOS晶体管p3，在第4列上配置第4PMOS晶体管p4，在第5列上配置第5PMOS晶体管p5，在第6列上配置第6PMOS晶体管p6，在第7列上配置第7PMOS晶体管p7，在第8列上配置第8PMOS晶体管p8，在第9列上配置第9PMOS晶体管p9，在第10列上配置第10PMOS晶体管p10，在第11列上配置第11PMOS晶体管p11，在第12列上配置第12PMOS晶体管p12，在第13列上配置第13PMOS晶体管p13，在第14列上配置第14PMOS晶体管p14，在第15列上配置第15PMOS晶体管p15，在第16列上配置栅极分离开的第16PMOS晶体管p16。
进而，在第2行的晶体管阵列中，第2PMOS晶体管P2的源极区Sp2和第3PMOS晶体管P3的源极区Sp3配置在同一区域内，第8PMOS晶体管P8的漏极区Dp8和第9PMOS晶体管p9的源极区Sp9配置在同一区域内，第9PMOS晶体管p9的漏极区Dp9和第10PMOS晶体管p10的源极区Sp10配置在同一区域内，第10PMOS晶体管p10的漏极区Dp10和第11晶体管p11的漏极区Dp11配置在同一区域内，第14PMOS晶体管p14的源极区Sp14和第15PMOS晶体管p15的源极区Sp15配置在同一区域内。
此外，第1写入位线W0BL配置在第2行的晶体管上，经第2层布线50和第1层布线41与第4NMOS晶体管n4的源极区Sn4(第5NMOS晶体管n5的源极区Sn5)连接。
此外，第2写入位线W0BLC配置在第1行的晶体管上，分别与第1NMOS晶体管n1的源极区Sn1和第16NMOS晶体管n16的源极区Sn16连接。
此外，读出位线R1BL配置在第1行的晶体管上，经第2层布线53和第1层布线44与第12NMOS晶体管n12的漏极区Dn12(第13NMOS晶体管n13的漏极区Dn13)连接，经第2层布线53和第1层布线45与第14PMOS晶体管p14的漏极区连接。
此外，电源线VDD配置在第2行的晶体管上，分别与第1PMOS晶体管p1的栅极Gp1、第4PMOS晶体管p4的栅极Gp4、第5PMOS晶体管p5的栅极Gp5、第7PMOS晶体管p7的栅极Gp7、第12PMOS晶体管p12的栅极Gp12、第13PMOS晶体管p13的栅极Gp13和第16PMOS晶体管p16的栅极Gp16连接。进而，还分别与第2PMOS晶体管p2的源极区Sp2(第3PMOS晶体管p3的源极区Sp3)、第6PMOS晶体管p6的源极区Sp6、第8PMOS晶体管p8的源极区Sp8、第11PMOS晶体管p11的源极区Sp11、第14PMOS晶体管p14的源极区Sp14(第15PMOS晶体管p15的源极区Sp15)连接。
此外，接地线GND配置在第1行的晶体管上，分别与第2NMOS晶体管n2的源极区Sn2(第3NPMOS晶体管n3的源极区Sn3)、第6NMOS晶体管n6的源极区Sn6(第7NPMOS晶体管n7的源极区Sn7)、第10NMOS晶体管n10的源极区Sn10(第11NPMOS晶体管n11的源极区Sn11)、第14NMOS晶体管n14的源极区Sn14(第15NPMOS晶体管n15的源极区Sn15)连接。
此外，第1写入字线W0WL0配置在第6列和第16列的晶体管上，配置在第6列晶体管上I写入字线W0WL0经第1层布线42与第5NMOS晶体管n5的栅极Gn5连接，配置在第16列晶体管上I写入字线W0WL0经第1层布线46与第16NMOS晶体管n16的栅极Gn16连接。
此外，第2写入字线W0WL1配置在第3列的晶体管上，经第1层布线30分别与第1NMOS晶体管n1的栅极Gn1、第4NMOS晶体管n4的栅极Gn4连接。
此外，第1读出字线R1WL0配置在第10列的晶体管上，经第1层布线37分别与第10NMOS晶体管n10的栅极Gn10、第12NMOS晶体管n12的栅极Gn12、第10PMOS晶体管p10的栅极Gp10连接。
此外，第2读出字线R1WL1配置在第12列的晶体管上，经第1层布线34分别与第7NMOS晶体管n7的栅极Gn7、第13NMOS晶体管n13的栅极Gn13连接，经第1层布线43与第11PMOS晶体管p11的栅极Gp11连接。
再有，第1层布线30连接第1NMOS晶体管n1的栅极Gn1和第4NMOS晶体管n4的栅极Gn4。此外，第1层布线31连接第2NMOS晶体管n2的栅极Gn2、第2PMOS晶体管p2的栅极Gp2、第3NMOS晶体管n3的漏极区Dn3(第4NMOS晶体管n4的漏极区Dn4)和第3PMOS晶体管p3的漏极区Dp3。此外，第1层布线32连接第3NMOS晶体管n3的栅极Gn3、第1NMOS晶体管n1的漏极区Dn1(第2NMOS晶体管n2的漏极区Dn2)、第2PMOS晶体管p2的漏极区Dp2和第3PMOS晶体管p3的漏极区Gp3。此外，第1层布线33连接第6NMOS晶体管n6的栅极Gn6、第6PMOS晶体管p6的栅极Gp6、第9NMOS晶体管n9的栅极Gn9、第9PMOS晶体管p9的栅极Gp9、第15NMOS晶体管n15的漏极区Dn15(第16NMOS晶体管n16的漏极区Dn16)、和第15PMOS晶体管p15的漏极区Dp15。此外，第1层布线34连接第7NMOS晶体管n7的栅极Gn7和第13NMOS晶体管n13的栅极Gn13。此外，第1层布线35连接第8NMOS晶体管n8的栅极Gn8和第8PMOS晶体管p8的栅极Gp8。此外，第1层布线36连接第8NMOS晶体管n8的漏极区Dn8(第9NMOS晶体管n9的源极区Sn9)和第11NMOS晶体管n11的栅极Gn11。此外，第1层布线37连接第10NMOS晶体管n10的栅极Gn10、第10PMOS晶体管p10的栅极Gp10和第12NMOS晶体管n12的栅极Gn12。此外，第1层布线38连接第14NMOS晶体管n14的栅极Gn14、第14PMOS晶体管p14的栅极Gp14和第9PMOS晶体管p9的漏极区Dp9(第10PMOS晶体管p10的漏极区Dp10)。此外，第1层布线39连接第15NMOS晶体管n15的栅极Gn15、第15PMOS晶体管p15的栅极Gp15、第5NMOS晶体管n5的漏极区Dn5(第6NMOS晶体管n6的漏极区Dn6)和第6PMOS晶体管p6的漏极区Dp6。此外，第1层布线40连接第8PMOS晶体管p8的漏极区Dp8(第9的PMOS晶体管p9的源极区Sp9)和第10PMOS晶体管p10的漏极区Dp10(第11PMOS晶体管p11的漏极区Dp11)。此外，配置在第4列晶体管上II层布线50连接第1写入位线W0BL和第1层布线41。配置在第8列晶体管上的第2层布线51连接第1层布线32和第1层布线35。此外，配置在第11列晶体管上II层布线52连接第1层布线36和第1层布线38。此外，配置在第15列晶体管上的第2层布线53连接读出位线R1BL、第1层布线44和第1层布线46。
下面，说明动作。
首先，说明图1和图2所示的存储器单元电路数据写入时的动作。在存储器单元电路数据写入时，写入驱动器(未图示)根据写入的数据驱动第1和第2写入位线W0BL和W0BLC，使其变成‘L’电平或‘H’电平，并使第1和第2写入位线W0BL和W0BLC具有互补的关系。
而且，在第1存储电路1写入数据时，使第1写入字线W0WL0成为‘H’电平。这时，第5和第16NMOS晶体管n5和n16成为导通状态。再有，在数据写入时，因不能使多个写入字线同时成为‘H’电平，故这时第2写入字线变成‘L’电平，第1和第4NMOS晶体管n1和n4成为非导通状态。
因此，第1存储电路1和第1及第2写入字线W0BL及W0BLC被电连接起来，向第1存储电路1写入数据。通过上述步骤便完成了向第1存储电路1的数据写入。
通过上述动作，完成向第一存储电路1的数据写入。
若在写入完成之后驱动第1写入字线W0WL0使其成为‘L’电平，则第5和第16NMOS晶体管n5和n16成为非导通状态。因此，第1存储电路1和第1及第2写入字线W0BL及W0BLC没有被电连接，此后，即使第1及第2写入字线W0BL及W0BLC的电平发生变化，其写入数据的值也不会改变，从而，将写入数据的值保持在存储电路1中。
同样，在将数据写入第2存储电路2时，使第2写入字线W0L1变成‘H’电平。
下面，说明复合逻辑电路11的动作。
当给第3和第4输入端11c和11d赋予‘H’电平的数据时，第9和第10PMOS晶体管p9和p10变成非导通状态，第9和第10NMOS晶体管n9和n10变成导通状态。因此，无论给第1和第2输入端11a和11b赋予什么样电平的数据，从复合逻辑电路11都输出‘L’电平的数据。
同样，当给第1和第2输入端11a和11b赋予‘H’电平的数据时，第8和第11PMOS晶体管p8和p11变成非导通状态，第7和第8NMOS晶体管n7和n8变成导通状态。因此，无论给第3和第4输入端11c和11d赋予什么样电平的数据，从复合逻辑电路11都输出‘L’电平的数据。
另一方面，当给第1和第2输入端11a和11b的任何一方赋予‘L’电平的数据、且给第3和第4输入端11c和11d的任何一方赋予‘L’电平的数据时，第9和第10PMOS晶体管p9和p10的任何一方变成导通状态，第9和第10NMOS晶体管n9和n10的任何一方变成非导通状态，第8和第11PMOS晶体管p8和p11的任何一方变成导通状态，第7和第8NMOS晶体管n7和n8的任何一方变成非导通状态。因此，从复合逻辑电路11输出‘H’电平的数据。
其次，说明图1和图2所示的存储器单元电路数据读出时的动作。在将存储在第1存储器电路1的数据读出时，使第1读出字线R1WL0成为‘H’电平。在数据读出时，因不能使多个读出字线同时成为‘H’电平，故这时第2读出字线W0WL1成为‘L’电平。从而，这时，第10和第12NMOS晶体管n10和n12以及第11PMOS晶体管p11变成导通状态，第7和第13NMOS晶体管n7和n13以及第10PMOS晶体管p10变成非导通状态。因此，只要给复合逻辑电路11的第4输入端11d赋予‘H’电平的数据，则无论给复合逻辑电路11I输入端11a赋予什么样电平的数据，第9NMOS晶体管n9成为导通状态，从复合逻辑电路11都输出‘L’电平的数据，如果赋予‘L’电平的数据，则从复合逻辑电路11输出‘H’电平的数据。而且，当从复合逻辑电路11输出‘H’电平的数据时，第11NMOS晶体管n11成为导通状态，读出位线R1BL输出‘L’电平的数据，当从复合逻辑电路11输出‘L’电平的数据时，第14PMOS晶体管p14成为导通状态，读出位线R1BL输出‘H’电平的数据。
在读出位线R1BL1上连接读出放大电路(未图示)，读出的数据驱动段显示电路。
根据上述步骤，完成从第1存储电路1读出数据。
同样，当读出第2存储电路2存储的数据时，使第2读出字线R1WL1变成‘H’电平。
如上所述，若按照该实施形态1，可以通过将以NMOS晶体管和PMOS晶体管作为1组构成的基本单元在行方向配置1个、在列方向配置16个来构成用来实现图1和图2所示的存储器单元电路的存储器单元，所以，可以得到能够获得纵横比小的存储器单元的效果。
再有，若按照该实施形态，因和过去一样，对于1个存储器，需要8个基本单元，所以，可以使将存储器单元配置成阵列形状构成的存储器单元阵列的集成度和过去大致相同。
实施形态2图5和图6是说明本发明的实施形态2所用的存储器单元电路。在图5和图6中，12是读出电路；12a是读出电路12的第1输入端；12b是读出电路12II输入端；12c是读出电路12的第3输入端；12d是读出电路12的第4输入端；此外，n1是第1NMOS晶体管(第3II导电型晶体管)，n2是第2NMOS晶体管(第7II导电型晶体管)，n3是第3NMOS晶体管(第8II导电型晶体管)，n4是第4NMOS晶体管(第4II导电型晶体管)，n5是第5NMOS晶体管(第2II导电型晶体管)，n6是第6NMOS晶体管(第6II导电型晶体管)，n7是第7NMOS晶体管(第10II导电型晶体管)，n8是第8NMOS晶体管(第9II导电型晶体管)，n9是第9NMOS晶体管(第11II导电型晶体管)，n10是第10NMOS晶体管(第12II导电型晶体管)，n11是第11NMOS晶体管(第5II导电型晶体管)，n12是第12NMOS晶体管(第1II导电型晶体管)，p2是第2PMOS晶体管(第3I导电型晶体管)，p3是第3PMOS晶体管(第4I导电型晶体管)，p6是第6PMOS晶体管(第2I导电型晶体管)，p7是第7PMOS晶体管(第5I导电型晶体管)，p8是第8PMOS晶体管(第6I导电型晶体管)，p9是第9PMOS晶体管(第7I导电型晶体管)，p10是第10PMOS晶体管(第8I导电型晶体管)，p11是第11PMOS晶体管(第1I导电型晶体管)。再有，其它的结构因为和图1及图2中添加了相同符号的部件相同，故省略其详细说明。
第1存储电路1由第1和第2反相器7和8反向并联连接构成，从第1反相器7的输出端7a输出存储内容。第1反相器7具有第11PMOS晶体管p11和第11NMOS晶体管n11。第2反相器8具有第6PMOS晶体管p6和第6NMOS晶体管n6。第11PMOS晶体管p11的栅极与第2反相器8的输出端8a连接，源极与电源线5连接，漏极与第1反相器7的输出端7a连接。第11NMOS晶体管n11的栅极与第2反相器8的输出端8a连接，源极与接地线6连接，漏极与第1反相器7的输出端7a连接。第6PMOS晶体管p6的栅极与第1反相器7的输出端7a连接，源极与电源线5连接，漏极与第2反相器8的输出端8a连接。第6NMOS晶体管n6的栅极与第1反相器7的输出端7a连接，源极与接地线6连接，漏极与第2反相器8的输出端8a连接。
此外，第2存储电路2由第3和第4反相器9和10反向并联连接构成，从第3反相器9的输出端9a输出存储内容。第3反相器9具有第2PMOS晶体管p2和第2NMOS晶体管n2。第4反相器10具有第3PMOS晶体管p3和第3NMOS晶体管n3。第2PMOS晶体管p2的栅极与第4反相器10的输出端10a连接，源极与电源线5连接，漏极与第3反相器9的输出端9a连接。第2NMOS晶体管n2的栅极与第4反相器10的输出端10a连接，源极与接地线6连接，漏极与第3反相器9的输出端9a连接。第3PMOS晶体管p3的栅极与第3反相器9的输出端9a连接，源极与电源线5连接，漏极与第4反相器10的输出端10a连接。第3NMOS晶体管n3的栅极与第3反相器9的输出端9a连接，源极与接地线6连接，漏极与第4反相器10的输出端10a连接。
此外，第12NMOS晶体管n12的漏极与第1反相器7的输出端7a连接，源极与第2写入位线W0BLC连接，栅极与第1写入字线W0WL0连接。
此外，第5NMOS晶体管n5的漏极与第2反相器8的输出端8a连接，源极与第1写入位线W0BL连接，栅极与第1写入字线W0WL0连接。
此外，第1NMOS晶体管n1的漏极与第3反相器9的输出端9a连接，源极与第2写入位线W0BLC连接，栅极与第2写入字线W0WL1连接。
此外，第4NMOS晶体管n4的漏极与第4反相器10的输出端10a连接，源极与第1写入位线W0BL连接，栅极与第2写入字线W0WL1连接。
此外，读出电路4具有第8NMOS晶体管n8、第7NMOS晶体管n7、第7PMOS晶体管p7、第8PMOS晶体管p8、第9NMOS晶体管n9、第10NMOS晶体管n10、第9PMOS晶体管p9和第10PMOS晶体管p10。读出电路12I输出端12a与第2存储电路2连接，第2输入端12b与第2读出字线R1WL1连接，第3输入端12c与第1存储电路1连接，第4输入端12d与第1读出字线R1WL0连接。第8NMOS晶体管n8的漏极与读出位线R1BL连接，栅极与读出电路12II输入端12b连接，源极与第7NMOS晶体管n7、第7PMOS晶体管p7和第8PMOS晶体管p8的漏极连接。第7NMOS晶体管n7的漏极与第8NMOS晶体管n8的源极连接，栅极与读出电路12I输入端12a连接，源极与接地线6连接。第7PMOS晶体管p7的漏极与第8NMOS晶体管n8的源极连接，栅极与读出电路12的第1输入端12a连接，源极与电源线5连接。第8PMOS晶体管p8的漏极与第8NMOS晶体管n8的源极连接，栅极与读出电路12的第1输入端12a连接，源极与电源线5连接。第9NMOS晶体管n9的漏极与读出位线R1BL连接，栅极与读出电路12的第4输入端12d连接，源极与第10NMOS晶体管n10、第9PMOS晶体管p9和第10PMOS晶体管p10的漏极连接。第10NMOS晶体管n10的漏极与第9NMOS晶体管n9的源极连接，栅极与读出电路12的第3输入端12c连接，源极与接地线6连接。第9PMOS晶体管p9的漏极与第9的NMOS晶体管n9的源极连接，栅极与读出电路12的第3输入端12c连接，源极与电源线5连接。第10PMOS晶体管p10的漏极与第10NMOS晶体管n10的源极连接，栅极与读出电路12的第3输入端12c连接，源极与电源线5连接。
图7是用于实现图5和图6所示的存储器电路的、本发明的实施形态2的存储器单元的布局图。在图7中，n1是第1NMOS晶体管，n2是第2NMOS晶体管，n3是第3NMOS晶体管，n4是第4NMOS晶体管，n5是第5NMOS晶体管，n6是第6NMOS晶体管，n7是第7NMOS晶体管，n8是第8NMOS晶体管，n9是第9NMOS晶体管，n10是第10NMOS晶体管，n11是第11NMOS晶体管，n12是第12NMOS晶体管，p1是第1PMOS晶体管，p2是第2PMOS晶体管，p3是第3PMOS晶体管，p4是第4PMOS晶体管，p5是第5PMOS晶体管，p6是第6PMOS晶体管，p7是第7PMOS晶体管，p8是第8PMOS晶体管，p9是第9PMOS晶体管，p10是第10PMOS晶体管，p11是第11PMOS晶体管，p12是第12PMOS晶体管。此外，Gn1～Gn12分别是第1～第12NMOS晶体管n1～n12的栅极，Sn1～Sn12分别是第1～第12NMOS晶体管n1～n12的源极区，Dn1～Dn12分别是第1～第12NMOS晶体管n1～n12的漏极区。此外，Gp1～Gp12分别是第1～第12PMOS晶体管p1～p12的栅极，Sp2、Sp3、Sp6、Sp7、Sp8、Sp9、Sp10、Sp11分别是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶体管p2、p3、p6、p7、p8、p9、p10、p11的源极区，Dp2、Dp3、Dp6、Dp7、Dp8、Dp9、Dp10、Dp11分别是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶体管p2、p3、p6、p7、p8、p9、p10、p11的漏极区。此外，W0BL是由第1层布线形成的第1写入位线，W0BLC是由第1层布线形成的第2写入位线，W0WL0是由第2层布线形成的第1写入字线，W0WL1是由第2层布线形成的第2写入字线，R1WL0是由第2层布线形成的第1读出字线，R1WL1是由第2层布线形成的第2读出字线，R1BL是由第1层布线形成的读出位线，VDD是由第1层布线形成的电源线，GND是由第1层布线形成的接地线。此外，130～145是第1和第2写入位线W0BL和W0BLC、读出位线R1BL、电源线VDD和接地线GND以外的第1层布线，150～153是第1和第2写入字线W0WL0和W0WL1、第1和第2读出字线R1WL0和R1WL1以外的第2层布线。第1层布线敷设在NMOS晶体管和PMOS晶体管的上方，第2层布线敷设在第1层布线的上方。再有，在图7中，以实线表示第1层布线，以加了剖面线的粗线表示第2层布线。而且，以中间呈白色的四边形表示连接第1布线和栅极、源极区或漏极区的接触孔，以中间添加了×标记的四边形表示连接第1布线层和第2布线层的过孔。
如图7所示，在本发明实施形态2的存储器单元布局图中，以晶体管阵列的方向作为行方向，以与晶体管阵列相邻的方向作为列方向，从下面开始依次为第1行、第2行、…，从左侧的晶体管开始，依次为第1列、…第16列，在这种情况下，在第1行配置排列着N型晶体管的第1行的晶体管阵列，在第2行配置排列着P型晶体管的第2行的晶体管阵列。
此外，在第1行晶体管阵列中，在第1列上配置第1NMOS晶体管n1，在第2列上配置第2NMOS晶体管n2，在第3列上配置第3NMOS晶体管n3，在第4列上配置第4NMOS晶体管n4，在第5列上配置第5NMOS晶体管n5，在第6列上配置第6NMOS晶体管n6，在第7列上配置第7NMOS晶体管n7，在第8列上配置第8NMOS晶体管n8，在第9列上配置第9NMOS晶体管n9，在第10列上配置第10NMOS晶体管n10，在第11列上配置第11NMOS晶体管n11，在第12列上配置第12NMOS晶体管n12。
进而，在第1行的晶体管阵列中，第1NMOS晶体管n1的漏极区Dn1和第2NMOS晶体管n2的漏极区Dn2配置在同一区域内，第2NMOS晶体管n2的源极区Sn2和第3NMOS晶体管n3的源极区Sn3配置在同一区域内，第3NMOS晶体管n3的漏极区Dn3和第4NMOS晶体管n4的漏极区Dn4配置在同一区域内，第4NMOS晶体管n4的源极区Sn4和第5NMOS晶体管n5的源极区Sn5配置在同一区域内，第5NMOS晶体管n5的漏极区Dn5和第6NMOS晶体管n6的漏极区Dn6配置在同一区域内，第6NMOS晶体管n6的源极区Sn6和第7NMOS晶体管n7的源极区Sn7配置在同一区域内，第7NMOS晶体管n7的漏极区Dn7和第8NMOS晶体管的源极区Sn8配置在同一区域内，第8NMOS晶体管n8的漏极区Dn8和第9NMOS晶体管n9的源极区Sn9配置在同一区域内，第9NMOS晶体管n9的源极区Sn9和第10NMOS晶体管n10的漏极区Dn10配置在同一区域内，第10NMOS晶体管的源极区Sn10和第11NMOS晶体管n11的源极区Sn11配置在同一区域内，第11NMOS晶体管n11的漏极区Dn11和第12晶体管n12的漏极区Dn12配置在同一区域内。
再有，第1NMOS晶体管n1的源极区Sn1和第12NMOS晶体管n12的源极区Sn12由第2写入位线W0BLC连接，所以，形成多个图5和图6所示的存储器单元电路时，通过增加晶体管阵列的列数，可以将具有1个存储器单元电路的第1NMOS晶体管n1的源极区Sn1和具有另一个存储器单元的电路的第12NMOS晶体管n12的源极区Sn12配置在同一区域内。
此外，在第2行的晶体管阵列中，在第1列上配置栅极分离开的第1PMOS晶体管p1，在第2列上配置第2PMOS晶体管p2，在第3列上配置第3PMOS晶体管p3，在第4列上配置第4PMOS晶体管p4，在第5列上配置栅极分离开来的第5PMOS晶体管p5，在第6列上配置第6PMOS晶体管p6，在第7列上配置第7PMOS晶体管p7，在第8列上配置第8PMOS晶体管p8，在第9列上配置第9PMOS晶体管p9，在第10列上配置第10PMOS晶体管p10，在第11列上配置第11PMOS晶体管p11，在第12列上配置栅极分离开的第12PMOS晶体管p12。
进而，在第2行的晶体管阵列中，第2PMOS晶体管P2的源极区Sp2和第3PMOS晶体管P3的源极区Sp3配置在同一区域内，第6PMOS晶体管P8的源极区Sp6和第7PMOS晶体管p7的源极区Sp7配置在同一区域内，第7PMOS晶体管p7的漏极区Dp7和第8PMOS晶体管p8的漏极区Dp8配置在同一区域内，第8PMOS晶体管p8的源极区Sp8和第9晶体管p9的源极区Sp9配置在同一区域内，第9PMOS晶体管p9的漏极区Dp9和第10PMOS晶体管p10的漏极区Dp10配置在同一区域内，第10PMOS晶体管p10的源极区Sp10和第11晶体管p11的源极区Sp11配置在同一区域内。
此外，第1写入位线W0BL配置在第2行的晶体管上，经第2层布线150和第1层布线137与第4NMOS晶体管n4的源极区Sn4(第5NMOS晶体管n5的源极区Sn5)连接。
此外，第2写入位线W0BLC配置在第1行的晶体管上，分别与第1NMOS晶体管n1的源极区Sn1和第12NMOS晶体管n12的源极区Sn12连接。
此外，读出位线R1BL配置在第1行的晶体管上，与第8NMOS晶体管n8的漏极区Dn8(第9NMOS晶体管n9的漏极区Dn9)连接。
此外，电源线VDD配置在第2行的晶体管上，分别与第1PMOS晶体管p1的栅极Gp1、第4PMOS晶体管p4的栅极Gp4、第5PMOS晶体管p5的栅极Gp5、第12PMOS晶体管p12的栅极Gp12连接。进而，还分别与第2PMOS晶体管p2的源极区Sp2(第3PMOS晶体管p3的源极区Sp3)、第7PMOS晶体管p7的源极区Sp7、第8PMOS晶体管p8的源极区Sp8(第9PMOS晶体管p9的源极区Sp9)、第10PMOS晶体管p10的源极区Sp10(第11PMOS晶体管p11的源极区Sp11)连接。
此外，接地线GND配置在第1行的晶体管上，分别与第2NMOS晶体管n2的源极区Sn2(第3NPMOS晶体管n3的源极区Sn3)、第6NMOS晶体管n6的源极区Sn6(第7NPMOS晶体管n7的源极区Sn7)、第10NMOS晶体管n10的源极区Sn10(第11NPMOS晶体管n11的源极区Sn11)连接。
此外，第1写入字线W0WL0配置在第5列和第12列的晶体管上，配置在第5列晶体管上I写入字线W0WL0经第1层布线138与第5NMOS晶体管n5的栅极Gn5连接，配置在第12列晶体管上I写入字线W0WL0经第1层布线145与第12NMOS晶体管n12的栅极Gn12连接。
此外，第2写入字线W0WL1配置在第3列的晶体管上，经第1层布线130分别与第1NMOS晶体管n1的栅极Gn1、第4NMOS晶体管n4的栅极Gn4连接。
此外，第1读出字线R1WL0配置在第10列的晶体管上，经第1层布线142分别与第9NMOS晶体管n9的栅极Gn9。
此外，第2读出字线R1WL1配置在第9列的晶体管上，经第1层布线141分别与第8NMOS晶体管n8的栅极Gn8连接。
再有，第1层布线130连接第1NMOS晶体管n1的栅极Gn1和第4NMOS晶体管n4的栅极Gn4。此外，第1层布线131连接第2NMOS晶体管n2的栅极Gn2、第2PMOS晶体管p2的栅极Gp2、第3NMOS晶体管n3的漏极区Dn3(第4NMOS晶体管n4的漏极区Dn4)和第3PMOS晶体管p3的漏极区Dp3。此外，第1层布线132连接第3NMOS晶体管n3的栅极Gn3、第1NMOS晶体管n1的漏极区Dn1(第2NMOS晶体管n2的漏极区Dn2)、第2PMOS晶体管p2的漏极区Dp2、和第3PMOS晶体管p3的漏极区Gp3。此外，第1层布线133连接第6NMOS晶体管n6的栅极Gn6、第6PMOS晶体管p6的栅极Gp6、第11NMOS晶体管n11的漏极区Dn11(第12NMOS晶体管n12的漏极区Dn12)、第11PMOS晶体管p11的漏极区Dp11、第10NMOS晶体管n10的栅极Gn10、第9PMOS晶体管p9的栅极Gp9和第10PMOS晶体管p10的栅极Gp10。此外，第1层布线134连接第7NMOS晶体管n7的栅极Gn7和第8PMOS晶体管p8的栅极Gp8。此外，第1层布线135连接第11NMOS晶体管n11的栅极Gn11、第11PMOS晶体管p11的栅极Gp11、第5NMOS晶体管n5的漏极区Dn5(第6NMOS晶体管n6的漏极区Dn6)和第6PMOS晶体管p6的漏极区Dp6。此外，第1层布线136连接第7PMOS晶体管p7的栅极Gp7和第8PMOS晶体管p8的栅极Gp8。此外，配置在第4列晶体管上的第2层布线150连接第1写入位线W0BL和第1层布线137。此外，配置在第6列晶体管上的第2层布线151连接第1层布线132和第1层布线134。此外，配置在第8列晶体管上的第2层布线152连接第1层布线139和第1层布线140。此外，配置在第11列晶体管上的第2层布线153连接第1层布线143和第1层布线144。
下面，说明动作。
首先，说明向图5图6所示的存储器单元电路写入数据时的动作。在向存储器单元电路写入数据时，写入驱动器(未图示)根据写入的数据驱动第1和第2写入位线W0BL和W0BLC，使其变成‘L’电平或‘H’电平，并使第1和第2写入位线W0BL和W0BLC具有互补的关系。
而且，在第1存储电路1写入数据时，使第1写入字线W0WL0成为‘H’电平。这时，第5和第12NMOS晶体管n5和n12成为导通状态。再有，在数据写入时，因不能使多个写入字线同时成为‘H’电平，故这时第2写入字线W0WL1变成‘L’电平，第1和第4NMOS晶体管n1和n4成为非导通状态。
因此，第1存储电路1和第1及第2写入字线W0BL及W0BLC被电连接起来，向第1存储电路1写入数据。通过上述步骤便完成了向第1存储电路1的数据写入。
若在写入完成之后驱动第1写入字线W0WL0使其成为‘L’电平，则第5和第12NMOS晶体管n5和n12成为非导通状态。因此，第1存储电路1和第1及第2写入字线W0BL及W0BLC没有被电连接，此后，即使第1及第2写入字线W0BL及W0BLC的电平发生变化，其写入数据的值也不会改变，从而，将写入数据的值保持I存储电路1中。
同样，在将数据写入第2存储电路2时，使第2写入字线W0WL1变成‘H’电平。
其次，说明图1和图2所示的存储器单元电路数据读出时的动作。在将存储在第1存储器电路1的数据读出时，使第1读出字线R1WL0成为‘H’电平。在数据读出时，因不能使多个读出字线同时成为‘H’电平，故这时第2读出字线W0WL1成为‘L’电平。从而，这时，第9NMOS晶体管n9变成导通状态，第8NMOS晶体管n8变成非导通状态。因此，第1存储电路1和读出位线R1BL经第10NMOS晶体管n10以及第9和第10PMOS晶体管p9和p10互相电连接，从第1存储电路1读出数据。
在读出位线R1BL上连接读出放大电路(未图示)，读出的数据驱动段显示电路。
根据上述步骤完成从第1存储电路1的数据读出。
同样，当读出第2存储电路2存储的数据时，使第2读出字线R1WL1变成‘H’电平。
如上所述，若按照该实施形态2，可以通过将以NMOS晶体管和PMOS晶体管作为1组构成的基本单元在行方向配置1个、在列方向配置12个来构成用来实现图5和图6所示的存储器单元电路的存储器单元，所以，可以得到能够获得纵横比小的存储器单元的效果。
再有，若按照该实施形态，对于1个存储器，需要6个基本单元，比过去的(8个)少，所以，可以得到这样的效果，即，存储器单元的面积可以比过去少到只有过去的3/4左右，配置成阵列形状构成的存储器单元阵列的集成度可以比过去增大约4/3倍。
再有，在上述实施形态1和实施形态2中，所谓‘栅极分离开的PMOS晶体管’是指栅极与电源线连接的PMOS晶体管，是没有形成沟道的PMOS晶体管。
如上所述，若按照本发明，则具有能够得到纵横比小的存储器单元并实现所希望的存储器单元电路的效果。
此外，若按照本发明，则可以得到这样的效果，即，可以得到面积小的存储器单元并实现所希望的存储器单元电路，可以使配置成阵列形状构成的存储器单元阵列的集成度增大。
权利要求
1.一种用来实现存储器单元电路的存储器单元的布局图，包括(A)由第1和第2反相器反向并联连接构成、从上述第1反相器的输出端输出存储内容I存储电路；(B)由第3和第4反相器反向并联连接构成、从上述第3反相器的输出端输出存储内容II存储电路；(C)载有一对互补的信号并使其存储在上述第1和第2存储电路中的任何一个的第1和第2写入位线；(D)包含与上述第1反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第1II导电型晶体管；(E)包含与上述第2反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第2II导电型晶体管；(F)包含与上述第3反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第3II导电型晶体管；(G)包含与上述第4反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第4II导电型晶体管；(H)与上述第1和第2II导电型晶体管的上述栅极共同连接、对上述第1存储电路进行控制、决定其可否从上述第1和第2写入位线写入I写入字线；(I)与上述第3和第4II导电型晶体管的上述栅极共同连接、对上述第2存储电路进行控制、决定其可否从上述第1和第2写入位线写入II写入字线；(J)总是向其中其一方加有非活性信号I和第2读出字线；(K)读出位线；(L)根据加给上述第1和第2读出字线的信号的活性/非活性将上述第1和第2存储电路的存储内容送给上述读出位线的读出电路；(M)给出第1电位I电位线；(N)给出与上述第1电位线不同II电位II电位线；上述第1反相器具有(A-1)包含有与上述第2反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第1I导电型晶体管；(A-2)包含有与上述第2反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第5II导电型晶体管；上述第2反相器具有(A-3)包含有与上述第1反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第2I导电型晶体管；(A-4)包含有与上述第1反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第6II导电型晶体管；上述第3反相器具有(B-1)包含有与上述第4反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第3I导电型晶体管；(B-2)包含有与上述第4反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第7II导电型晶体管；上述第4反相器具有(B-3)包含有与上述第3反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第4I导电型晶体管；(B-4)包含有与上述第3反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第8II导电型晶体管；上述读出电路包括(L-1)复合逻辑电路，它具有(L-1-1)与上述第2存储电路连接的第1输入端；(L-1-2)与上述第2读出字线连接的第2输入端；(L-1-3)与上述第1存储电路连接的第3输入端；(L-1-4)与上述第1读出字线连接的第4输入端；和(L-1-5)输出端；(L-2)第5I导电型晶体管，它包含有与上述第1电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；(L-3)第9II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；(L-4)第10II导电型晶体管，它包含有与上述第9II导电型晶体管的上述漏极连接的源极、与上述第1读出字线连接的栅极和与上述读出位线连接的漏极；(L-5)第11II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；(L-6)第12II导电型晶体管，它包含有与上述第11II导电型晶体管的上述漏极连接的源极、与上述第2读出字线连接的栅极和与上述读出位线连接的漏极；上述复合电路进而还包括(L-1-6)第6I导电型晶体管，它包含有与上述复合逻辑电路的上述输出端连接的漏极、与上述复合逻辑电路的上述第4输入端连接的栅极和源极；(L-1-7)第7I导电型晶体管，它包含有与上述复合逻辑电路的上述输出端连接的漏极、与上述复合逻辑电路的上述第3输入端连接的栅极和与上述第6I导电型晶体管的上述源极连接的源极；(L-1-8)第8I导电型晶体管，它包含有与上述第6I导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第1输入端连接的栅极和与上述第1电位线连接的源极；(L-1-9)第9I导电型晶体管，它包含有与上述第7I导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第2输入端连接的栅极和与上述第1电位线连接的源极；(L-1-10)第13II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述第4输入端连接的栅极和漏极；(L-1-11)第14II导电型晶体管，它包含有与上述第13II导电型晶体管的上述漏极连接的漏极、与上述复合逻辑电路的上述第3输入端连接的栅极和与上述复合逻辑电路的上述输出端连接的源极；(L-1-12)第15II导电型晶体管，它包含有源极、与上述复合逻辑电路的上述第1输入端连接的栅极和与上述复合逻辑电路的上述输出端连接的漏极；(L-1-13)第16II导电型晶体管，它包含有与上述第15II导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第2输入端连接的栅极和与上述第2电位线连接的源极；该存储器单元布局图的特征在于，在第1行配置排列着II导电型晶体管的第1行的晶体管阵列，在第2行配置排列着I导电型晶体管的第2行的晶体管阵列，上述第1行和第2行晶体管阵列也按每一列对齐配置；在上述第1行晶体管阵列中，在第1列上配置上述第3II导电型晶体管，在第2列上配置上述第7II导电型晶体管，在第3列上配置上述第8II导电型晶体管，在第4列上配置上述第4II导电型晶体管，在第5列上配置上述第2II导电型晶体管，在第6列上配置上述第6II导电型晶体管，在第7列上配置上述第16II导电型晶体管，在第8列上配置上述第15II导电型晶体管，在第9列上配置上述第14II导电型晶体管，在第10列上配置上述第13II导电型晶体管，在第11列上配置上述第9II导电型晶体管，在第12列上配置上述第10II导电型晶体管，在第13列上配置上述第12II导电型晶体管，在第14列上配置上述第11II导电型晶体管，在第15列上配置上述第5II导电型晶体管，在第16列上配置上述第1II导电型晶体管；进而，上述第3II导电型晶体管的漏极区和上述第7II导电型晶体管的漏极区配置在同一区域内，上述第7II导电型晶体管的源极区和上述第8II导电型晶体管的源极区配置在同一区域内，上述第8II导电型晶体管的漏极区和上述第4II导电型晶体管的漏极区配置在同一区域内，上述第4II导电型晶体管的源极区和上述第7II导电型晶体管的源极区配置在同一区域内，上述第2II导电型晶体管的漏极区和上述第6II导电型晶体管的漏极区配置在同一区域内，上述第6II导电型晶体管的源极区和上述第16II导电型晶体管的源极区配置在同一区域内，上述第16II导电型晶体管的漏极区和上述第15II导电型晶体管的源极区配置在同一区域内，上述第15II导电型晶体管的漏极区和上述第14II导电型晶体管的源极区配置在同一区域内，上述第14II导电型晶体管的漏极区和上述第13II导电型晶体管的漏极区配置在同一区域内，上述第13II导电型晶体管的源极区和上述第9II导电型晶体管的源极区配置在同一区域内，上述第9II导电型晶体管的漏极区和上述第10II导电型晶体管的源极区配置在同一区域内，上述第10II导电型晶体管的漏极区和上述第12II导电型晶体管的漏极区配置在同一区域内，上述第12II导电型晶体管的源极区和上述第11II导电型晶体管的漏极区配置在同一区域内，上述第11II导电型晶体管的源极区和上述第5II导电型晶体管的源漏极区配置在同一区域内，上述第5II导电型晶体管的漏极区和上述第1II导电型晶体管的漏极区配置在同一区域内；在上述第2行晶体管阵列中，在第2列上配置上述第3I导电型晶体管，在第3列上配置上述第4I导电型晶体管，在第6列上配置上述第2I导电型晶体管，在第8列上配置上述第8I导电型晶体管，在第9列上配置上述第7I导电型晶体管，在第10列上配置上述第6I导电型晶体管，在第11列上配置上述第9I导电型晶体管，在第14列上配置上述第5I导电型晶体管，在第15列上配置上述第1I导电型晶体管；进而，上述第3I导电型晶体管的源极区和上述第4I导电型晶体管的源极区配置在同一区域内，上述第8I导电型晶体管的漏极区和上述第7I导电型晶体管的源极区配置在同一区域内，上述第7I导电型晶体管的漏极区和上述第6I导电型晶体管的漏极区配置在同一区域内，上述第6I导电型晶体管的漏极区和上述第9I导电型晶体管的漏极区配置在同一区域内，上述第5I导电型晶体管的源极区和上述第1I导电型晶体管的源极区配置在同一区域内；上述第1和第2写入位线由第1层布线实现，上述第1和第2写入字线由敷设在上述第1层布线上方的第2层布线实现，上述读出字线由上述第2层布线实现，上述读出位线由上述第1层布线实现，上述第1和第2电位线由上述第1层布线实现。
2.一种用来实现存储器单元电路的存储器单元的布局图，包括(A)由第1和第2反相器反向并联连接构成、从上述第1反相器的输出端输出存储内容I存储电路；(B)由第3和第4反相器反向并联连接构成、从上述第3反相器的输出端输出存储内容II存储电路；(C)分别载有一对互补的信号并使其存储在上述第1和第2存储电路中的任何一个的第1和第2写入位线；(D)包含与上述第1反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第1II导电型晶体管；(E)包含与上述第2反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第2II导电型晶体管；(F)包含与上述第3反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第3II导电型晶体管；(G)包含与上述第4反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第4II导电型晶体管；(H)与上述第1和第2II导电型晶体管的上述栅极共同连接、对上述第1存储电路进行控制、决定其可否从上述第1和第2写入位线写入的第1写入字线；(I)与上述第3和第4II导电型晶体管的上述栅极共同连接、对上述第2存储电路进行控制、决定其可否从上述第1和第2写入位线写入的第2写入字线；(J)总是向其中其一方加有非活性信号I和第2读出字线；(K)读出位线；(L)根据加给上述第1和第2读出字线的信号的活性/非活性将上述第1和第2存储电路的存储内容送给上述读出位线的读出电路；(M)给出第1电位I电位线；(N)给出与上述第1电位线不同的第2电位的第2电位线；上述第1反相器具有(A-1)包含有与上述第2反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第1I导电型晶体管；(A-2)包含有与上述第2反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第5II导电型晶体管；上述第2反相器具有(A-3)包含有与上述第1反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第2I导电型晶体管；(A-4)包含有与上述第1反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第6II导电型晶体管；上述第3反相器具有(B-1)包含有与上述第4反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第3I导电型晶体管；(B-2)包含有与上述第4反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第7II导电型晶体管；上述第4反相器具有(B-3)包含有与上述第3反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第4I导电型晶体管；(B-4)包含有与上述第3反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第8II导电型晶体管；上述读出电路包括(L-1)与上述第2存储电路连接的第1输入端；(L-2)与上述第2读出字线连接的第2输入端；(L-3)与上述第1存储电路连接的第3输入端；(L-4)与上述第1读出字线连接的第4输入端；和(L-5)包含有与上述读出位线连接的漏极、与上述读出电路的上述第2输入端连接的栅极和源极的第9II导电型晶体管；(L-6)包含有与上述第9II导电型晶体管的源极连接的漏极、与上述读出电路的上述第1输入端连接的栅极和与上述第2电位线连接的源极的第10II导电型晶体管；(L-7)包含有与上述第9II导电型晶体管的源极连接的漏极、与上述读出电路的上述第1输入端连接的栅极和与上述第1电位线连接的源极的第5I导电型晶体管；(L-8)包含有与上述第9II导电型晶体管的源极连接的漏极、与上述读出电路的上述第1输入端连接的栅极、和与上述第1电位线连接的源极的第6I导电型晶体管；(L-9)包含有与上述读出位线连接的漏极、与上述读出电路的上述第4输入端连接的栅极和源极的第10II导电型晶体管；(L-10)包含有与上述第11II导电型晶体管的源极连接的漏极、与上述读出电路的上述第3输入端连接的栅极和与上述第2电位线连接的源极的第12II导电型晶体管；(L-11)包含有与上述第11II导电型晶体管的源极连接的漏极、与上述读出电路的上述第3输入端连接的栅极和与上述第1电位线连接的源极的第7I导电型晶体管；(L-12)包含有与上述第11II导电型晶体管的源极连接的漏极、与上述读出电路的上述第3输入端连接的栅极和与上述第1电位线连接的源极的第8II导电型晶体管；该存储器单元布局图的特征在于在第1行配置排列着II导电型晶体管的第1行的晶体管阵列，在第2行配置排列着I导电型晶体管的第2行的晶体管阵列，上述第1行和第2行晶体管阵列也按每一列对齐配置；在上述第1行晶体管阵列中，在第1列上配置上述第3II导电型晶体管，在第2列上配置上述第7II导电型晶体管，在第3列上配置上述第8II导电型晶体管，在第4列上配置上述第4II导电型晶体管，在第5列上配置上述第2II导电型晶体管，在第6列上配置上述第6II导电型晶体管，在第7列上配置上述第10II导电型晶体管，在第8列上配置上述第9II导电型晶体管，在第9列上配置上述第11II导电型晶体管，在第10列上配置上述第12II导电型晶体管，在第11列上配置上述第5II导电型晶体管，在第12列上配置上述第1II导电型晶体管；进而，上述第3II导电型晶体管的漏极区和上述第7II导电型晶体管的漏极区配置在同一区域内，上述第7II导电型晶体管的源极区和上述第8II导电型晶体管的源极区配置在同一区域内，上述第8II导电型晶体管的漏极区和上述第4II导电型晶体管的漏极区配置在同一区域内，上述第4II导电型晶体管的源极区和上述第2II导电型晶体管的源极区配置在同一区域内，上述第2II导电型晶体管的漏极区和上述第6II导电型晶体管的漏极区配置在同一区域内，上述第6II导电型晶体管的源极区和上述第10II导电型晶体管的源极区配置在同一区域内，上述第10II导电型晶体管的漏极区和上述第9II导电型晶体管的源极区配置在同一区域内，上述第9II导电型晶体管的漏极区和上述第11II导电型晶体管的漏极区配置在同一区域内，上述第11II导电型晶体管的源极区和上述第12II导电型晶体管的漏极区配置在同一区域内，上述第12II导电型晶体管的源极区和上述第5II导电型晶体管的源极区配置在同一区域内，上述第5II导电型晶体管的漏极区和上述第1II导电型晶体管的漏极区配置在同一区域内；在上述第2行晶体管阵列中，在第2列上配置上述第3I导电型晶体管，在第3列上配置上述第4I导电型晶体管，在第6列上配置上述第2I导电型晶体管，在第7列上配置上述第5I导电型晶体管，在第8列上配置上述第6I导电型晶体管，在第9列上配置上述第7I导电型晶体管，在第10列上配置上述第8I导电型晶体管，在第11列上配置上述第1I导电型晶体管；进而，上述第3I导电型晶体管的源极区和上述第4I导电型晶体管的源极区配置在同一区域内，上述第2I导电型晶体管的源极区和上述第5I导电型晶体管的源极区配置在同一区域内，上述第5I导电型晶体管的漏极区和上述第6I导电型晶体管的漏极区配置在同一区域内，上述第6I导电型晶体管的源极区和上述第7I导电型晶体管的源极区配置在同一区域内，上述第7I导电型晶体管的漏极区和上述第8I导电型晶体管的漏极区配置在同一区域内，上述第8I导电型晶体管的源极区和上述第1I导电型晶体管的源极区配置在同一区域内；上述第1和第2写入位线由上述第1层布线实现，上述第1和第2写入字线由敷设在上述第1层布线上方II层布线实现，上述读出字线由上述第2层布线实现，上述读出位线由上述第1层布线实现，上述第1和第2电位线由上述第1层布线实现。
全文摘要
通过将以NMOS晶体管和PMOS晶体管作为1组构成的基本单元在行方向配置1个、在列方向配置16构成存储器单元,从而使存储器单元的纵向(行方向)长度和横向(列方向)的比(纵横比)大。
文档编号H01L27/11GK1207582SQ9810383
公开日1999年2月10日 申请日期1998年2月13日 优先权日1997年8月1日
发明者涉谷宏治, 新居浩二 申请人:三菱电机株式会社