专利名称：用于集成无电容器存储器单元与逻辑的方法及结构的制作方法
技术领域：
在各种实施例中，本发明大体来说涉及用于在共用衬底上制作存储器单元及逻辑装置的方法。更具体来说，本发明的实施例包含一种制作方法，其中在衬底的作用表面上形成逻辑装置，在所述逻辑装置上方形成半导体材料，且在所述半导体材料上形成所谓的 “无电容器”存储器单元。另外，本发明的实施例包括集成电路，其中至少一个无电容器存储器单元位于逻辑装置上方，而且存储器单元的多层级阵列位于包括逻辑的衬底上方。
背景技术：
组件的较高性能、较低成本、增加的小型化及半导体装置的较大封装密度正成为电子行业的目标。半导体装置的两个显著类别为逻辑与存储器。逻辑装置(传统上，将其组合形式称为微处理器)主要用于处理信息。另一方面，存储器装置用于信息存储。传统上，尽管实质上在所有电子系统(例如计算机及类似物)中存在此两种装置类型，但其一直制造于单独的集成电路上，且仅在卡或板层级处连接。此是由于制造工艺、成本考虑、规模经济的差异，以及在共用衬底上制作不同装置结构的其它困难。半导体行业的趋势已使得在同一集成电路上结合存储器与逻辑更为期望且可行。 通常，在此些结构中，存储器单元与逻辑装置并排形成于共用衬底上的单个平面中。此些集成电路详细描述于(举例来说)颁予刘αοο)等人的美国专利5，719，079，标题为“通过硅化物工艺以逻辑制作具有高密度4Τ SRAM的半导体装置的方法(Method of Making a Semiconductor Device Having High Density 4T SRAM in Logic with Salicide Process) ”;颁予黄(Huang)的第6，353，269号美国专利，标题为“用于制作与逻辑电路处理兼容的成本高效嵌入式DRAM结构的方法(Method for Making Cost-Effective Embedded DRAM Structures Compatible with Logic Circuit processing)，，；颁予卡吉他(Kajita) 的第6，573，604号美国专利，标题为“在芯片上承载存储器及逻辑电路的半导体装置及其制造方法(Semiconductor Device Carrying Memory and Logic Circuit on a Chip and Method of Manufacturing the Same”)；及颁予道尔(Doyle)的第 2008/0157162 号美国专利申请公开案，标题为“组合浮体单元与逻辑晶体管的方法(Method of Combining Floating Body Cell and Logic Transistors)，，。具有并排定位于同一衬底上的存储器与逻辑的这些集成电路存在若干缺点。举例来说，当前技术水平的多核微处理器在单个衬底上可具有4或16个处理器。每一处理器要求所述区域的显著部分或所述衬底的作用表面上的“面积”由相关联存储器占据，因此需要大于期望半导体衬底的衬底，或者，换句话说，在给定大小的衬底上存在不期望的低数目的处理器。另外，在所述衬底上布置各种处理器可存在结构限制，以使得每一处理器在不会不必要地消耗面积或利用不期望的信号长度的情况下对存储器进行充分存取。此外，尽管 SRAM传统上为与逻辑装置集成的存储器，但由于每个单元所需组件的数目，SRAM结构并未提供良好的电路密度。SRAM制作工艺与逻辑装置的制作工艺兼容，然而，整个工艺流程是效率低下的。另外，由于在已经包括逻辑及与其相关联的金属化的衬底上形成存储器时所利用的高温，原本可用于将存储器与逻辑组合的常规制作技术是不切实际的。因此，需要可在共用衬底上形成存储器与逻辑同时最小化所述衬底上所需作用区域的量且维持存储器的效率及逻辑对所述存储器的可存取性的工艺。
发明内容
一实施例包括一种用于制作集成电路的方法。所述方法包括制作包括逻辑且具有作用表面的晶片；将半导体材料安置到所述晶片的所述作用表面上；及在所述半导体材料上制作至少一个无电容器存储器单元。另一实施例包括一种形成集成电路的方法。此实施例包含在具有表面的供体衬底内形成经植入带以界定包含所述供体衬底表面的转移区；及将所述供体衬底表面暴露于等离子。所述供体衬底表面接合到逻辑装置衬底，且沿所述经植入带的内部边界分拆所述供体衬底，以留下接合到所述逻辑装置衬底的转移区，且至少一个无电容器存储器单元制作到所述转移区上。在又一实施例中，一种形成半导体装置的方法包括在衬底上形成至少一个逻辑装置部分。从供体衬底的表面将离子植入到所述供体衬底中，以在所述供体衬底中形成经植入带，且对包括所述经植入带的所述供体衬底进行热处理，在所述热处理之后将所述供体衬底的所述表面暴露于等离子。通过将所述供体衬底的所述表面加热到约400°c或更低的温度来将所述供体衬底的所述表面接合到包含至少一个逻辑装置部分的衬底的表面，且沿所述经植入带的内部边界移除所述供体衬底的一部分，以留下接合到包含至少一个逻辑装置部分的所述衬底的所述供体衬底的另一部分。抛光所述供体衬底的所述另一部分的暴露表面，且用绝缘区将作用区与所述供体衬底的所述另一部分隔离。在所述作用区上形成高k 栅极电介质，且在所述高k栅极电介质上形成金属栅极。将杂质植入所述作用区的若干部分中，且通过在约400°C或更低的温度下进行微波退火来激活所述作用区的所述部分中的所植入杂质，以形成漏极区及源极区。再一实施例包括集成电路，所述集成电路包括至少一个逻辑装置，其位于半导体衬底上；中间硅衬底，其位于所述半导体衬底上；及无电容器存储器单元，其位于所述中间硅衬底上所述至少一个逻辑装置上方。又一实施例包括多核微处理器，所述多核微处理器包括衬底；至少两个处理器， 其用于执行逻辑功能；半导体衬底，其位于所述至少两个处理器上；及多个无电容器存储器单元，其位于所述半导体衬底上所述至少两个处理器中的每一者上方。
在其中描绘本发明的实施例的各种特征的图式中
图1到图7b是根据本发明的实施例的处于制作中的集成电路的部分横截面图表示；图8是根据本发明的实施例的集成电路的一部分横截面图表示，所述集成电路具有逻辑装置及叠加的无电容器DRAM存储器单元；图9是其上方具有两个叠加的无电容器DRAM存储器单元层级的逻辑装置的侧视立面示意图；及图10是根据本发明的实施例的多核处理器的俯视示意图。
具体实施例方式本发明包含具有形成于共用衬底上的无电容器DRAM单元与逻辑装置的集成电路的实施例，及用于制作此些集成电路的方法。此些方法包含在衬底的作用表面上制作逻辑装置；在所述逻辑装置的表面上方形成中间半导体衬底；及在所述中间半导体衬底上于所述逻辑装置上方制作无电容器DRAM单元。下列说明提供具体细节(例如材料类型及处理条件)，以提供对本发明实施例的透彻说明。然而，所属领域的技术人员将了解，可在不采用这些具体细节的情况下且结合行业中所采用的常规制作技术实践本发明的实施例。另外，本文中所提供的说明并不形成用于制造逻辑装置或无电容器DRAM单元的完整工艺流程，且下文所描述的集成电路并不形成完整半导体装置。下文仅详细描述了解本发明的实施例所必需的那些工艺动作及结构。 用以根据本发明的实施例形成包含集成电路的完整半导体装置的额外动作可通过常规技术来执行。本文中所描述的材料可通过任一适宜技术形成，包含但不限于旋转涂覆、毯覆式涂覆、化学气相沉积(“CVD”)、等离子增强型化学气相沉积(“PECVD”)、原子层沉积 (“ALD”)、等离子增强型ALD或物理气相沉积(“PVD”)。另一选择为，材料可为原位生长。 所属领域的技术人员可选择适于沉积或生长特定材料的技术。尽管本文中所描述及图解说明的材料可作为层形成，但所述材料并不限于此且可以其它三维配置形成。在下列详细说明中，参照形成本文的一部分的附图，附图中以图解说明的方式显示其中可实践本发明的具体实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。然而，在不背离本发明范围的情况下，可利用其它实施例且可作出结构、 逻辑及电方面的改变。本文中所呈现的图解说明并非打算作为任一特定系统、逻辑装置、 无电容器存储器单元或半导体装置的实际视图，而是仅仅作为用于描述本发明的理想化表示。本文中所呈现的所述图式未必按比例绘制。另外，图式之间共用的元件可保留相同数字标记。图1到图7b表示根据本发明的实施例的处于制作中的集成电路的部分横截面图。 参照图1，其图解说明至少部分地制作的或中间逻辑装置106的一部分的实施例。逻辑装置在此项技术中为众所周知，因此为清晰起见，本文中省略逻辑门的结构细节。简化的部分地建构的逻辑装置106图解说明于图1中。逻辑装置106包含逻辑装置106在其上形成的衬底102。衬底102包括制作衬底，例如半导体材料(例如硅、砷化镓、磷化铟等)的全或部分晶片、全或部分绝缘体上硅(SOI)型衬底(例如玻璃上硅(SOG)、陶瓷上硅(SOC)或蓝宝石上硅(SOS)衬底)或任一其它已知的适宜制作衬底。如本文中所使用，术语“晶片”包含常规晶片以及其它体半导体衬底。逻辑装置106可为完全制作，或逻辑装置106可为部分制作。如图所示(未按比例)，部分制作的逻辑装置106可包含以虚线示意性显示的逻辑L， 以及迹线108形式的金属布线层级(描绘两个层级)，包括(举例来说)由电介质材料110 环绕的铜或铝布线，电介质材料110(通过非限制性实例的方式)包括二氧化硅、硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或类似物。逻辑装置106具有上表面112。由于逻辑装置106包含金属迹线108，所有随后的处理动作应在约400°C或低于约400°C的温度下进行，以避免热损坏。在已通过采用常规技术制作上述逻辑装置106之后，可在逻辑装置106的表面上方形成可包括硅的中间半导体衬底。作为非限制性实例，可通过本文中所描述的工艺使用所谓的SMART-CUT 技术的修改形式来形成所述中间半导体衬底。此些工艺详细描述于(举例来说)颁予布鲁尔(Bruel)的第RE 39，484号美国专利、颁予阿斯巴(Aspar)等人的第6，303，468号美国专利、颁予阿斯巴等人的第6，335，258号美国专利、颁予莫里索 (Moriceau)等人的第6，756，286号美国专利、颁予阿斯巴等人的第6，809，044号美国专利、 颁予阿斯巴等人的第6，946，365号美国专利及颁予杜邦(Dupont)的第2006/0099776号美国专利申请公开案。然而，如果维持充分低的工艺温度，那么也可使用适于在逻辑装置的表面上制造半导体材料的其它工艺。在SMART-CUT 技术的常规实施方案中，使用大约为约 1000°C到约1300°C的高温退火将供体与受体晶片接合在一起。然而，由于存在迹线108形式的金属布线，所以逻辑装置106(图1)不能够在不发生热损坏的情况下耐受对用于晶片接合的此常规高温退火的暴露。因此，可将额外等离子激活动作集成到常规SMART-CUT 技术制作工艺中，以降低所需接合温度，如下文更详细描述。图2图解说明包括(举例来说)硅衬底的供体晶片114。供体晶片114具有附接表面119，如专利文件在先前段落中的揭示内容所描述，附接表面119以剂量及能量植入有原子物质116 (例如氢离子、稀有气体(也称为惰性气体或贵重气体)离子或氟离子)，以形成也可表征为转移区的经植入带117，图中显示其内部边界118在供体晶片114中。经植入带117的内部边界118大致平行于硅供体晶片114的附接表面119且在预定深度处，如所属领域的技术人员所熟知，所述预定深度取决于原子物质植入工艺的所选参数。所述内部边界包括微泡或微腔层(其包括所述植入物质)，且在供体晶片114内提供弱化结构。接着， 根据专利文件在先前段落中的揭示内容，在高于实施植入的温度的温度下对供体晶片114 进行热处理，以实现所述晶片中的结晶重新排列及所述微泡或微腔的聚结。如图3中所示，接着将供体晶片114的附接表面119暴露于等离子120，以形成等离子激活的硅材料122。等离子120可包括(举例来说)氩、氩与氧、氩与氢、氢、氢与氧、氮、 氨(NH4)及氢/氦。如果采用氢等离子，那么所述等离子激活的硅材料表面展现大量悬空硅-氢键。由于形成于供体晶片114的附接表面119上的离子物质(例如氢)的增加的迁移率，所述等离子激活硅表面增加采用与衬底102的支承逻辑装置106的相邻材料(图1)的氧化物反应的形式的随后接合动作的动力学。等离子激活接合在颁予法瑞恩斯(Farrens) 等人的受让予硅起源公司(Silicon Genesis Corporation)的美国专利6，180，496中予以描述。如图4中所示，将经等离子处理的硅供体晶片114叠加到逻辑装置106的上表面 112上，其中等离子激活的硅材料122与逻辑装置106的上表面112接触。
如图5中所示，通过将所述组合件加热到大约400°C或更低的温度来将供体晶片 114上的等离子激活的硅材料122接合到逻辑装置106的电介质材料110的上表面112。由于供体晶片114的附接表面119暴露于等离子120(图3)以形成等离子激活的硅材料，因此可在一温度下将供体晶片114接合到逻辑装置106的电介质材料110，所述温度大致低于使用常规晶片接合工艺原本需要的温度。如上文所述，由于在供体晶片114的所述表面上所形成的离子物质的增加的迁移率，接合之前的等离子表面激活增加在供体晶片114与逻辑装置106的电介质材料110之间起始的氧化物反应的动力学。因此，在低于使用常规技术所可能的温度的温度下将供体晶片114接合到逻辑装置106。如图6中所示，通过将剪力施加到供体晶片114来将供体晶片114的在经植入带 117的边界118上方(如图式数字所定向)的部分分裂，从而形成经分拆之供体晶片部分 125与中间硅衬底124。植入于经植入带117中到内部边界118的深度的氢或其它离子使经热处理的供体晶片114中的硅易于在施加剪力时沿内部边界118断裂。供体晶片114的在内部边界118下方的厚度为(举例来说)约50纳米到约200纳米(约500埃到约2000 埃)的部分保持接合到逻辑装置106，以成为中间硅衬底124。中间硅衬底124的在经分拆供体晶片部分125分裂之后暴露的表面1 可不期望地为粗糙的且呈锯齿状。为纠正此缺陷，可使中间硅衬底1 的暴露表面1 平滑到期望程度，以便促进根据此项技术中已知的技术如下文所描述进行进一步处理，例如(举例来说)研磨、湿式蚀刻及化学-机械抛光 (CMP)中的一者或一者以上。图7a是对具有暴露表面126已被平滑之后的中间硅衬底124的逻辑装置106的图解说明。一旦中间硅衬底IM经接合且其暴露表面1 经平滑，那么可在其上形成存储器单元。举例来说，可使用常规低温技术在中间硅衬底1 上制作无电容器DRAM存储器单元(也称为浮体存储器单元)，以便不会不利地影响下方的逻辑装置106。图7b是对中间硅衬底IM内的无电容器DRAM存储器单元1 的制作的图解说明。 在暴露表面126经平滑之后，使用常规光刻技术对中间硅衬底IM进行遮掩及蚀刻，以形成环绕DRAM存储器单元128的既定位置的孔隙，接着用适于用作绝缘体材料130(其也可称为电介质材料)的SiOx材料填充所述孔隙，所述SiOx材料例如(举例来说)SiO或Si02。可使用化学机械抛光从所述中间硅衬底的表面1 移除多余的绝缘体材料130。图8以放大、简化横截面解说明制作于中间硅衬底124内的无电容器DRAM存储器单元128的一个实施例。应了解，实际上，多个此类无电容器DRAM单元将制作于与其相关联的逻辑装置106上方。无电容器存储器单元在此项技术中为已知，且每一无电容器存储器单元可包括单晶体管单元，其中电荷存储于通道中且每隔数毫秒进行再新。因此，与在需要专用电容器结构的常规DRAM单元的情况下所消耗的区域相比，可在衬底上的相对小的区域上方制作大量存储器单元。无电容器存储器单元1 包含由绝缘体材料130在各侧环绕的作用区132。作用区132可由中间硅衬底124的单晶硅形成。如图8中所示，中间硅衬底1 的整个深度可用于形成无电容器存储器单元128，衬底102上的下伏电介质材料 110将作用区132与下方电隔离。如图8中所示，用于栅极电介质136的高k材料形成于作用区132的位置上。用于栅极电介质136的材料具有高于二氧化硅的介电常数的介电常数。栅极电介质136可通过ALD技术毯覆沉积、由通过低温(例如400°C或更低)氧化工艺而氧化的金属形成或其组合。用于高k栅极电介质136的适宜材料的实例包含硅酸铪、硅酸锆、二氧化铪及二氧化锆。用于金属栅极138的金属材料形成于高k栅极沉积材料136上。如所属领域的技术人员所熟知，接着可使用常规光刻技术结合适宜的蚀刻剂来界定金属栅极138及下伏栅极电介质136。接着可通过对作用区132的在栅极电介质136及金属栅极138侧部的若干暴露部分进行掺杂来形成源极区与漏极区134。所述源极区与漏极区将以不同于所述作用区的方式掺杂。举例来说，所述作用区可包括P掺杂硅，而所述源极区与漏极区包括η掺杂硅。可通过使用微波退火技术来激活所述源极区与漏极区的掺杂剂。微波退火技术在此项技术中为已知，且可用于本发明的实施例中用于在低于400°C的温度下激活所述源极区与漏极区。 举例来说，可通过在约350°C下将那些区暴露于微波辐射来激活经掺杂的源极区与漏极区 134。连接到存储器单元128的额外金属迹线(未显示)及逻辑装置106的进一步制作可在无电容器DRAM存储器单元1 形成之后在所述组合件上完成。在另外实施例中，多个无电容器DRAM存储器单元可在单个逻辑装置上方叠置形成。在这些实施例中，电介质材料(例如SiOx)可形成于第一无电容器存储器单元上方且视需要平面化。接着可使用如上文所描述的技术在所述第一无电容器存储器单元顶部分别安置及形成另一硅衬底及第二无电容器存储器单元。在图9中示意性地图解说明此种结构， 其中逻辑标记为L，且两个叠加的存储器单元层级分别标记为MCl与MC2。在进一步实施例中，硅衬底可包含形成于其上的多个逻辑装置(例如多核微处理器)，其中每一逻辑装置接着在其上方承载至少一个相关联无电容器DRAM存储器单元。在图10中示意性地图解说明此种结构，其中每一处理器核心以虚线标记为PC，且包括与其相关联的存储器阵列的叠加存储器单元群组标记为MA。在逻辑装置的顶部制作存储器单元可实现从所述逻辑装置到所述相关联叠置存储器单元的减小的信号长度，大约为数埃(举例来说，在约100埃到约500埃的范围内)。 与常规处理器的逻辑与存储器之间的微米量级信号长度相比，此小信号长度除促进集成电路的制作外还可改良信号响应时间。此外，在所述逻辑装置的顶部形成所述存储器单元可减小建构所述集成电路所需要的硅的体积。裸硅晶片衬底可为约1000埃到5000埃厚；然而，本发明的实施例中所采用的每一中间硅层可仅为约500埃到2000埃厚。因此，较小半导体衬底可用于逻辑装置阵列。换句话说，可在同一晶片上形成多个逻辑装置阵列，而不需要额外晶片面积来承载相关联存储器单元。尽管上述说明包含许多具体细节，然而这些细节并不限制本发明的范围，而是仅提供对一些实施例的图解说明。同样，可设计涵盖于本发明的范围内的本发明的其它实施例。可以组合方式采用来自不同实施例的特征。因此，本发明的范围仅由所附权利要求书及其合法等效物而非由上述说明来指示及限制。由此，将涵盖对本文所揭示的发明作出的归属于权利要求书的含义及范围内的所有添加、删除及修改。
权利要求
1.一种用于制作集成电路的方法，其包含 制作包括逻辑且具有作用表面的晶片；将半导体材料安置到所述晶片的所述作用表面上；及在所述半导体材料上制作至少一个无电容器存储器单元。
2.根据权利要求1所述的方法，其中制作包括逻辑的晶片包括将至少一个逻辑装置制作到硅衬底上。
3.根据权利要求2所述的方法，其中制作至少一个逻辑装置包括在所述晶片的所述作用表面上制作包括金属布线的逻辑装置。
4.根据权利要求3所述的方法，其进一步包括在电介质材料内安置所述金属布线。
5.根据权利要求1所述的方法，其中将半导体材料安置到所述晶片的所述作用表面上包括将离子植入到供体硅晶片中达一深度； 将所述供体硅晶片热处理到高于植入温度的温度； 将所述供体硅晶片的一侧暴露于等离子；将所述供体硅晶片的暴露于所述等离子的所述侧接合到所述包括逻辑的晶片的所述作用表面；及从所述供体硅晶片的相对侧在大致所述深度处移除硅材料。
6.根据权利要求5所述的方法，其中将所述供体硅晶片暴露于等离子包括将所述供体硅晶片暴露于包括以下各项中至少一者的等离子氩、氩与氧、氩与氢、氢、氢与氧、氮、氨 (NH4)及氢/氦。
7.根据权利要求5所述的方法，其中将所述供体硅晶片接合到所述包括逻辑的晶片的所述作用表面包括将所述供体硅晶片叠加到所述包括逻辑的晶片的所述作用表面上并加热到大约400°C或更低的温度。
8.根据权利要求5所述的方法，其进一步包括使已从中移除所述硅材料的所述供体硅晶片的表面平滑。
9.根据权利要求1所述的方法，其中在所述半导体材料上制作至少一个无电容器存储器单元包括从在各侧及底部上大致由绝缘体材料环绕的所述半导体材料的一部分形成作用区域；在所述作用区域上形成高k栅极电介质及金属栅极；及从所述作用区域形成源极区与漏极区。
10.根据权利要求9所述的方法，其中从所述作用区域形成源极区与漏极区包括 在用于源极区与漏极区的位置中对所述作用区域进行掺杂；通过在大约400°C或更低的温度下进行微波退火来激活用于所述源极区与所述漏极区的所述位置中的掺杂剂。
11.根据权利要求10所述的方法，其中在所述作用区上形成高k栅极电介质包括 在所述作用区域上形成金属材料；在大约400°C或更低的温度下氧化所述金属材料。
12.—种形成集成电路的方法，其包括在具有表面的供体衬底内形成经植入带以界定包含所述供体衬底表面的转移区； 将所述供体衬底表面暴露于等离子； 将所述供体衬底表面接合到逻辑装置衬底；沿所述经植入带的内部边界分拆所述供体衬底且留下接合到所述逻辑装置衬底的所述转移区；及将至少一个无电容器存储器单元制作到所述转移区上。
13.根据权利要求12所述的方法，其中将至少一个无电容器存储器单元制作到所述转移区上包括用绝缘区将作用区与所述转移区的剩余部分隔离；在所述作用区上形成栅极电极，所述作用区与所述栅极电极之间插入有高k栅极电介质；在所述作用区中的用于漏极与源极的位置中植入杂质；及激活所述杂质。
14.根据权利要求13所述的方法，其中激活所述杂质包括微波退火。
15.根据权利要求12所述的方法，其中在供体衬底中形成经植入带包括用氢离子对所述供体衬底进行植入达所述供体衬底内的大致均勻深度。
16.根据权利要求12所述的方法，其中将所述供体衬底表面暴露于等离子进一步包括将所述供体衬底表面暴露于等离子以在所述供体衬底表面上提供经激活离子物质。
17.一种形成半导体装置的方法，其包括 在衬底上形成至少一个逻辑装置部分；从供体衬底的表面将离子植入到所述供体衬底中以在所述供体衬底中形成经植入带；对包括所述经植入带的所述供体衬底进行热处理； 将所述供体衬底的所述表面暴露于等离子；通过将所述供体衬底的所述表面加热到约400°C或更低的温度来将所述供体衬底的所述表面接合到包含至少一个逻辑装置部分的所述衬底的表面；沿所述经植入带的内部边界移除所述供体衬底的一部分，以留下接合到包含至少一个逻辑装置部分的所述衬底的所述供体衬底的另一部分； 抛光所述供体衬底的所述另一部分的暴露表面； 用绝缘区将作用区与所述供体衬底的所述另一部分隔离； 在所述作用区上形成高k栅极电介质； 在所述高k栅极电介质上形成金属栅极； 在所述作用区的若干部分中植入杂质；及通过在约400 V或更低的温度下进行微波退火来激活所述作用区的所述若干部分中的所述经植入杂质，以形成漏极区与源极区。
18.一种集成电路，其包括至少一个逻辑装置，其位于半导体衬底上； 中间硅衬底，其位于所述半导体衬底上；及无电容器存储器单元，其位于所述中间硅衬底上所述至少一个逻辑装置上方。
19.根据权利要求18所述的集成电路，其中所述无电容器存储器单元包括 由绝缘材料大致物理隔离的作用区域；形成于所述作用区域内的漏极区与源极区；形成于所述作用区域上所述漏极区与所述源极区之间的高k电介质；及形成于所述高k电介质上的金属栅极。
20.根据权利要求19所述的集成电路，其中所述高k电介质包括硅酸铪、硅酸锆、二氧化铪及二氧化锆中的至少一者。
21.根据权利要求20所述的集成电路，其中所述逻辑装置的表面与所述无电容器存储器单元之间的距离仅仅为约100埃到500埃。
22.根据权利要求19所述的集成电路，其中所述至少一个逻辑装置包括安置于电介质材料内的金属布线。
23.根据权利要求22所述的集成电路，其中所述中间硅衬底接合到所述电介质材料。
24.—种多核微处理器，其包括 衬底；至少两个处理器，其用于执行逻辑功能； 半导体衬底，其位于所述至少两个处理器上；多个无电容器存储器单元，其位于所述半导体衬底上所述至少两个处理器中的每一者上方。
全文摘要
本发明揭示用于制作集成电路的方法，其包含在衬底上制作逻辑装置；在所述逻辑装置的表面上形成中间半导体衬底；及在所述中间半导体衬底上制作无电容器存储器单元。还揭示具有形成于逻辑装置的表面上的无电容器存储器单元的集成电路以及包含此些集成电路的多核微处理器。
文档编号H01L27/108GK102257611SQ200980150820
公开日2011年11月23日 申请日期2009年12月7日 优先权日2008年12月18日
发明者古尔特杰·S·桑胡 申请人:美光科技公司