专利名称：：用于存储器的低功率字线逻辑的系统和方法
技术领域：
：本发明大体上涉及减少存储器中的功率消耗的系统和方法，且更特定来说，本发明涉及限制存储器库中的字线的功率消耗的系统和方法。背景抹水技术的进步已导致更小且更强大的个人计算装置。举例来说，多种便携式个人计算装置(包括无线计算装置，例如便携式无线电话、个人数字助理(PDA)和寻呼装置)的体积小、重量轻且易于由用户携带。更明确地说，例如蜂窝式(模拟和数字)电话和因特网协议(IP)电话的便携式无线电话可经由无线网络传送语音和数据包。另外，许多此种无线电话包括并入在其中的其它类型装置。举例来说，无线电话也可包括数码相机、数字摄影机、数字记录器和音频文件播放器。而且，此类无线电话可包括可用以接入因特网的网页界面。同样，这些无线电话包括显著的计算能力。通常，便携式计算装置是由电池供电。因此，经常要求便携式装置的电子电路满足严格的能量要求。由于芯片上的晶体管的数目不断增加而这些晶体管的阈值电压不断减小，所以经由晶体管的漏泄能量变得越来越重要。当前的微处理器一般包括密集高速缓冲存储器，所述高速缓冲存储器包括许多晶体管。据估计，漏泄能量占由65nm部件在活动操作模式下消耗的1级(LI)高速缓冲存储器能量的30%且占使用0.13微米工艺所制造的半导体装置的2级(L2)高速缓冲存储器能量的80%。随着处理频率与动态随机存取存储器(DRAM)存取时间之间的间隙不断变宽，半导体装置制造商已越来越多地利用电路小片上静态随机存取存储器(SRAM)来满足性能要求。因此，在许多芯片中，SRAM阵列可占据多达60X的电路小片面积。由于大部分SRAM电路元件在任意给定时间是闲置的，所以SRAM阵列为电流漏泄的重要来源。己提议当处理器处于特殊功率节省模式(例如睡眠模式(其中在唤醒时恢复SRAM状态)或停止模式(其中使SRAM内容无效))时，沿存储器可寻址单元来选通到字线逻辑的电源。这些模式通常受软件控制且增加装置的复杂性和额外开销。因此，提供一种减少存储器装置的电流漏泄的改进的功率控制机制将是有利的。
发明内容在特定实施例中，一种减少存储器的功率消耗的方法包括接收存取存储器装置的请求。所述存储器装置包括解码器、多个字线驱动器和多个字线，其中每一字线与所述多个字线驱动器中的一字线驱动器相关联。在所述解码器中解码所述请求以确定与所述请求相关联的地址。选择性地为所述多个字线驱动器中的一字线驱动器供电以存取所述存储器装置的所述地址，但不为所述多个字线中的其它字线供电。所述字线驱动器与特定字线相关联，所述字线与与所述请求相关联的所述地址有关。在特定实施例中，选择性地为所述字线驱动器供电包括选择性地启用所述特定字线的头开关和脚开关中的至少一者以将所述字线驱动器耦合到电源。所述头开关可包括P沟道晶体管且所述脚开关可包括n沟道晶体管。在又一特定实施例中，所述方法包括切断到所述存储器装置的所述多个字线驱动器的每一者的功率。在另一实施例中，通过选择性地启用所述字线驱动器的反相器的p沟道晶体管而选择性地为所述字线驱动器供电，以使用与所述多个字线驱动器相关联的扩散电容对局部电容充电。在另一实施例中，通过分别从电源电容和局部虚拟接地对头开关和脚开关充电来选择性地为所述字线驱动器供电。在一个特定说明性实施例中，所述存储器装置为静态随机存取存储器(SRAM)。在另一特定实施例中，所述存储器装置为例如一级或二级高速缓冲存储器的高速缓冲存储器。在又一特定实施例中，揭示一种电子装置，其包括存储器、多个字线驱动器和解码器。所述存储器包括多个字线。所述多个字线驱动器耦合到所述存储器，其中每一字线驱动器与所述存储器的所述多个字线中的一字线相关联。在默认状态期间切断到所述多个字线驱动器的每一者的功率，且在字线存取周期期间选择性地为所述多个字线驱动器的每一者供电。所述解码器耦合到所述多个字线驱动器以接收存储器存取请求且解码所述存储器存取请求以确定与所述存储器存取请求相关联的地址。所述解码器经调适以响应于所述请求为选定字线驱动器供电，但不为所述多个字线驱动器的其它字线驱动器供电。在特定实施例中，所述电子装置包括功率管理器，其用以响应于确定与存储器存取请求相关联的地址而选择性地启用选定字线驱动器。在另一实施例中，所述存储器包括多个存储器库，其中所述多个存储器库的每一者包括一对子库，所述对子库共用预解码数据。在又一实施例中，每一字线驱动器包括高电压阈值(VT)晶体管。在再一特定实施例中，提供一种处理器可读媒体，其包含用以减少处理器的功率消耗的处理器可读指令。所述处理器可读指令包括用以解码存储器存取请求以确定对应于存储器的选定字线的存储器地址的指令和用以响应于确定所述存储器地址而选择性地为与选定字线相关联的字线驱动器供电而不将功率施加到其它字线的指令。在又一特定实施例中，一种存储器装置包括包括多个字线的存储装置、用于解码地址输入以确定对应于所述多个字线中的选定一者的存储器地址的装置，和用于响应于确定所述存储器地址而为所述多个字线中的所述选定一者供电但不为所述多个字线中的其它字线供电的装置。在再一特定实施例中，所述存储器装置包括用以将所述用于解码的装置选择性地耦合到电源端子的开关装置。在一个特定实施例中，一种便携式装置包括显示器控制器、用以接收用户输入的输入界面、用以接收数字信号的收发器和数字信号处理器。所述数字信号处理器耦合到所述收发器、所述输入界面和所述显示器控制器。所述数字信号处理器包括包括多个字线的随机存取存储器和用以解码存储器存取请求以确定与所述存储器存取请求相关联的字线的解码器。所述数字信号处理器包括用以选择性地为所述字线供电而不将功率施加到所述多个字线中的其它字线的功率管理器。一特定说明性实施例的一个特定优点为头开关和脚开关的引入可将活动操作模式与非活动操作模式期间通过字线驱动器的漏电流减少为常规字线驱动器的约二十分之另一特定优点为减少了存储器的总功率消耗，而未增加性能额外开销。功率消耗的此减少提供额外的优点节约功率以用于其它过程中且/或延长电源(例如电池)的操作寿命。在又一方面中，说明性实施例的特定优点为字线驱动器p沟道晶体管的扩散电容大于字线电容，从而允许通过电荷共用来分布晶体管上的局部电容。此减少头开关对字线延迟的影响，从而使利用小型头开关/脚开关成为可能。在查阅整个申请案(包括以下部分图式简单说明具体实施方式和权利要求书)后，将明白本发明的其它方面、优点和特征。通过参考结合附图的以下详细描述，将更容易明白本文所描述的实施例的方面和附加优点，附图中图1为说明具有用以选择性地为存储器的字线供电但不为存储器的其它字线供电的功率管理器的结构的特定实施例的方框图2为说明包括响应于功率管理器(例如图1的功率管理器)的头开关和脚开关的门级字线逻辑的特定实施例的逻辑图3为图3的逻辑图的一部分的展开图4为说明通过选择性地为个别字线供电来减少漏电流消耗的方法的特定实施例的流程图5为并入存储器的便携式通信装置的总图，所述存储器中可使用图1到图4的减少功率消耗的系统和方法；图6为并入处理器和存储器的示范性蜂窝式电话的总图，所述存储器中可使用图1到图4的减少功率消耗的系统和方法；图7为并入处理器和存储器的示范性无线因特网协议电话的总图，所述存储器中可使用图l到图4的减少功率消耗的系统和方法；图8为并入处理器和存储器的示范性便携式数字助理的总图，所述存储器中可使用图1到图4的减少功率消耗的系统和方法；和图9为并入处理器和存储器的音频文件播放器的总图，所述存储器中可使用图1到图4的减少功率消耗的系统和方法。具体实施例方式图1为说明具有用以选择性地为存储器(例如高速缓冲存储器)的字线供电但不为存储器的其它字线供电的功率管理器的结构100的特定实施例的方框图。结构100包括功率管理器102、高速缓冲存储器阵列104、解码器106，以及字线驱动器108和110。高速缓冲存储器阵列104被细分为两个代表性存储器库112和114。每一库112和114分别包括多个字线116和118。每一库112和114也分别包括多个位线120和122。结构100也包括多路复用器124和126、读出放大器128和130、比较器132、多路复用器(MUX)驱动器134、输出驱动器136，以及输出驱动器138和140。功率管理器102包括用以选择性地启用和停用对到字线驱动器108和110的功率的选通的逻辑。解码器106包括输入和多个字线输出。每一字线驱动器108和110包括耦合到功率管理器102的输入、耦合到解码器106的多个字线输出的输入，和耦合到库112或114的一者的字线的输出。每一字线驱动器108和110也包括用以接收时钟信号的时钟输入(展示于图2中)。应了解，字线驱动器108和110可包括在解码器106中。多路复用器124和126分别包括连接到位线120和122的输入。多路复用器124和126也包括输出。读出放大器128和130连接到多路复用器124和126的输出。比较器电路132包括连接到读出放大器128的输出的输入且包括多个输出。比较器电路132可包括多个比较器。多路复用器(MUX)驱动器134包括连接到比较器电路132的多个输出中的至少一者的输入且包括多个输出。输出驱动器136包括耦合到比较器电路132的多个输出中的至少一者的输入且包括一输出。输出驱动器138包括耦合到MUX驱动器134的多个输出的多个输入、耦合到所述读出放大器130的一者的输出的输入，和多个输出。输出驱动器140包括耦合到输出驱动器138的多个输出的多个输入、耦合到所述读出放大器130的一者的输出的输入，和多个输出。在操作中，解码器106接收存储器存取请求，例如用于存储器读取或写入操作的存储器地址输入。解码器106解码所述存储器存取请求以确定存储器104的存储器地址，所述存储器地址对应于所述存储器地址输入。当发现匹配的地址时，解码器106断定对应于所述存储器地址的字线108或110。响应于解码器输出，功率管理器102基于所述存储器地址而选择性地将功率赋予选定字线。举例来说，如果断定存储器库114的字线142,则功率管理器102选择性地将功率赋予与字线142相关联的特定字线驱动器144。多路复用器126接收字线142的数据位。多路复用器126产生输出，由读出放大器130接收所述输出。将读出放大器的输出提供给相关联的输出驱动器138和140以产生与由字线142提供的数据有关的输出信号。由于在任意给定时钟循环中，字线组116和118中仅有一字线在活动中，所以关断到字线驱动器108和110的功率，除了到与将要存取的字线142相关联的特定字线驱动器144的功率之外。可在正常操作期间在硬件级上执行此功率管理功能，而无需进入特殊的功率节省处理器模式。应了解，提供图1仅用于说明目的且不期望具有限制性。此外，虽然将存储器结构指示为高速缓冲存储器架构，但本发明的实施例可应用于其它存储器结构，包括静态随机存取存储器(SRAM)、动态RAM和类似物。另夕卜，尽管所述组字线驱动器108和110被展示为耦合到单一存储器库的个别块，但所述字线驱动器108和IIO的每一字线驱动器可耦合到一对存储器库，且功率管理器102可经调适以选择性地启用选定的个别字线驱动器以在任意给定时间将功率提供到所述存储器库的一者的一个字线。图2为说明包括响应于功率管理器(例如图1的功率管理器102)的头开关202和脚开关204的门级字线逻辑200的特定实施例的逻辑图。另外，字线逻辑200包括字线驱动器块144、"与"逻辑门206和208以及电容器210和212。"与"逻辑门206包括时钟输入214、左线启用输入216和输出218。"与"逻辑门208包括时钟输入214、右线启用输入220和输出222。字线驱动器块144包括耦合到"与"逻辑门206的输出218的左字线输入246、耦合到"与"逻辑门208的输出222的右字线输入249，和耦合到解码器以接收预解码数据的一对输入228。字线驱动器块144包括"与"逻辑门230、"与非"逻辑门232和234，以及反相器236和238。"与"逻辑门230包括连接到所述对输入228的一对输入240,和输出242。"与非"逻辑门232包括经由节点246连接到"与"逻辑门206的输出218的输入244、连接到"与"逻辑门230的输出242的输入247、功率输入248和输出250。"与非"逻辑门234包括连接到"与"逻辑门230的输出242的输入252、经由节点249连接到"与"逻辑门208的输出222的输入254、功率输入250和输出258。反相器236包括连接到"与非"逻辑门232的输出250的输入260、功率输入262，和耦合到左存储器库的字线的输出264。反相器238包括连接到"与非"逻辑门234的输出258的输入266、功率输入268，和耦合到右存储器库的字线的输出270。应了解，术语"左"和"右"仅用于解释性目的，且字线驱动器块可适于存取任意字线。头开关202包括p沟道晶体管272和p沟道晶体管274。所述p沟道晶体管272和274可为高电压阈值(VT)晶体管。p沟道晶体管272包括耦合到电源电压端子(Vdd)的第一端子275、控制端子276,和经由虚拟电源节点278连接到反相器236的功率输入262的第二端子277。p沟道晶体管274包括耦合到电源电压端子(Vdd)的第一端子279、控制端子280和经由虚拟电源节点282连接到反相器238的功率输入268的第二端子281。脚开关204包括n沟道晶体管284和n沟道晶体管286。所述n沟道晶体管284和286可为高电压阈值(VT)晶体管。n沟道晶体管284包括经由虚拟接地节点288耦合到"与非"逻辑门232的功率输入248的第一端子287、连接到左线启用输入216的控制端子289，和耦合到电源电压端子(Vss)的第二端子290。n沟道晶体管286包括经由虚拟接地节点293连接到"与非"逻辑门234的功率输入250的第一端子292、连接到右线启用输入220的控制端子294,和耦合到所述电源电压端子(Vss)的第二端子295。电容器210包括连接到所述电源电压端子(Vss)的第一端子296和连接到p沟道晶体管274的第二端子281的第二端子297。电容器212包括连接到所述电源电压端子(Vss)的第一端子298和连接到反相器238的输出270的第二端子299。在操作期间，功率管理器(例如图1中的功率管理器102)提供线启用信号，例如经由左线启用输入216提供左线启用信号或经由右线启用输入218提供右线启用信号。举例来说，如果线启用信号为左线启用信号，则n沟道晶体管284经由控制端子289从左线启用输入216接收左线启用信号，所述信号启动n沟道晶体管284以汲取电流来为"与非"逻辑门232供电。将左线启用信号216的反转提供给p沟道晶体管272的控制端子276，借此使电流经由晶体管272流到反相器236。"与"逻辑门206分别对左线启用信号与来自左线启用输入216和时钟输入214的时钟信号执行逻辑"与"运算。经由输入228将预编码的数据提供给"与"逻辑门230。将预编码的数据和左线启用信号提供给"与非"逻辑门232以经由反相器236为左字线供电。一般来说，当启用p沟道晶体管274时，例如电容器210的电容器可连接到p沟道晶体管274的第二端子281以稳定经由功率输入268输入到反相器238的电源电压。类似地，当启用p沟道晶体管272时，可将电容器(未图示)添加到p沟道晶体管272的第二端子277以稳定经由功率输入262输入到反相器236的电源电压。另外，可将例如电容器212的电容器提供在反相器238的输出270上(或提供在反相器236的输出264上)以稳定用来为存储器的字线供电的输出电压。一般来说，存储器库的每一字线可包括字线逻辑200。当不存取存储器库的存储器阵列时，关断到所有所述字线的功率。在读取或写入存取操作时，通过解码索引位来选择存储器库，所述索引位为与存取操作相关联的请求的地址位的部分。基于所述存储器请求，断定所述字线的一者。头开关202和脚开关204包括高电压阈值晶体管以减少电流漏泄。一般来说，控制信号(左线启用(lft—en)和右线启用(lrt_eii))是用于存储器子库选择的现有信号。由于每一库仅启动一个字线，所以Vdd和Vss电源端子上用以驱动字线驱动器200的有效电流的量较小。另外，与字线相比，虚拟接地节点和电源节点具有相对大的电容。因此，头开关202和脚开关204在较短的字线开关周期期间所需的电荷的量较小。由于电荷来自局部虚拟接地或电源电容，所以此限制由个别串联晶体管引起的速度降级。归因于在高级过程中扩散电容与门电容的高比率，虚拟电源节点(Vdd和Vss)(头开关与字线p沟道晶体管之间的节点)是所有所述字线驱动器p沟道晶体管的扩散电容。所述字线驱动器p沟道晶体管的扩散电容如下-<formula>formulaseeoriginaldocumentpage13</formula>(等式l)代入<formula>formulaseeoriginaldocumentpage13</formula>,局部电容为约512fF。局部电容显著大于以上相对于等式1所描述的62fF的字线电容。在开关字线期间，反相器的p沟道晶体管接通且8比1的电容比率允许通过电荷共用来分布CW。,中的电荷。此具有减少对字线延迟的字线速度的影响的优点，从而使使用小型头开关202和脚开关204成为可能。通过在字线逻辑的最后一级中的头开关202和脚开关204中使用高VT晶体管，而限制漏电流。因此，包括"与非"逻辑门232、234以及反相器236和238的其它逻辑装置可利用低VT晶体管来补偿速度损失。模拟已证明通过代表性65nm工艺，可实施图2的字线逻辑而不会引入显著的额外门延迟。然而，头开关202和脚开关204的高VT晶体管实质上将漏电流减小为常规字线驱动器电路的漏电流的二十分之一。图3为图2的逻辑图的一部分300的展开图。部分300包括p沟道晶体管274、反相器238和"与非"逻辑门234。p沟道晶体管274具有连接到电源电压端子(Vdd)的第一端子279、用以接收右字线启用信号的控制端子280和第二端子281。反相器238包括低VT晶体管302和低VT晶体管304。低VT晶体管302包括连接到高VT晶体管274的第二端子281的第一端子306、控制端子308和第二端子310。"与非"逻辑门234包括第一输入244、第二输入247,和连接到晶体管302的控制端子308的输出258。低VT晶体管304包括连接到低VT晶体管302的第二端子310的第一端子312、连接到"与非"逻辑门234的输出258的控制端子314，和连接到电源电压端子(Vss)的第二端子316。在操作中，如箭头318所指示，电流一般经由低VT晶体管漏泄。然而，当关断功率时，p沟道晶体管274抑制电流流动。举例来说，由于功率管理器经由晶体管274关断到字线驱动器的功率，所以通过减少经由非活动中晶体管的电流漏泄而减少了总的功率消耗。一般来说，只要所述组字线驱动器108或110的特定字线驱动器在接收功率，电流便可由于驱动器内的晶体管的低电压阈值而经由所述字线驱动器漏泄。术语电压阈值是指晶体管从非活动状态转变到活动状态时的临限接通电压电平。具体来说，流经晶体管的电流从静态电流电平(以毫微安培为单位所测量)增加到有效电流电平，其可在高得多的电流电平下导通。因此，简化的子阈值电流等式可为如下rfs一Z&06i-1<formula>formulaseeoriginaldocumentpage14</formula>(等式2)其中变量/^将电压阈值下的漏电流表示如下<formula>formulaseeoriginaldocumentpage14</formula>(等式3)其中A为有效的载流子迁移率，7为装置宽度与长度的比率，-为依工艺而定的常数，且《为热电压(其在300开尔文度(。Kelvin)下为约26mV)。一般来说，头开关202和脚开关204可利用高电压阈值(VT)晶体管。高VT晶体管是指具有高门阈值以使晶体管向电压供应提供高阻抗的装置。在晶体管中，漏电流随着阈值电压(V,)减小而以指数方式增加。另外，漏电流随着晶体管宽度(WO且随着沟道长度(ZJ的倒数而线性地按比例縮放。在断定字线时，通过在较短时期内选择性地为个别字线供电，而显著地减小漏电流。举例来说，存储器的特定实施例可为单端口的32千字节(KB)静态随机存取存储器(SRAM)。可将SRAM分为16个库，且可使用例如图3所示的字线逻辑将每一库分为两个子库。字线逻辑200共用预解码数据且不同于最后一级中的常规逻辑。在给定SRAM中的一个n沟道晶体管的门电容(C/e,)的情况下，应了解，用于所述存储器的每一单元的存取装置向字线添加C/e,*2的电容性负载。基于对被设计为小于90nm的宽6TSRAM单元的估计，每一单元的线电容大致等于一个晶体管电容，且其中单元的纵横比接近2，并且位线方向为较短侧。因此，每一单元向字线贡献3C^的总电容。一般来说，字线逻辑的尺寸可经设定以使用逻辑作用的理论来减少延迟，所述理论建议为减少任意给定路径上的延迟，装置的尺寸应经设定以使得每一级所经历的级作用为4。对于具有2n个字线和2""个位线的存储器块来说，字线逻辑上的最终反相器(例如反相器236)应具有如下输入电容字线输入电容=<formula>formulaseeoriginaldocumentpage15</formula>(等式4)在n-6且m-7的一个实施例中，每一SRAM子库为约1KB，且字线输入电容为约62/F。对于此实施方案，可使用等式4将字线反相器总宽度计算为96C/e,。通过门是具有长沟道的减小的尺寸以用于改进的读取稳定性，且CVw为约0.15千万亿分之一法拉(fF)。实际驱动所述字线的反相器(例如用于左字线的反相器236)上的输入电容为96'ai5_/F-0'15/F。65nm技术的门电容为约lyp/^n的级别，因此字线驱动器200的总尺寸可为约15pm。假设电洞具有约一半的电子迁移率且假设需要相等的上升时间和下降时间，则可使用具有10pm的宽度和约5^m的宽度的p沟道晶体管(例如图3的p沟道晶体管304)来设计头开关。通过使用具有低电压阈值晶体管、正常电压阈值晶体管和高电压阈值晶体管的代表性装置，可称？沟道晶体管的每//附门宽度的漏泄为1"4//附，其中L的值取决于处理技术和工艺、电压和温度点。6-T晶体管单元可经设计以使得所述单元内的装置对于给定的处理技术为最小宽度装置。所述装置可具有较长的沟道长度和较高的临限植入物，此使得漏泄非常小。可称漏泄为L/M/每単i。对于2KB的库，所有字线驱动器和阵列单元的总漏电流应为如下Av,—w=10〃，226"(M)=1.28"(/M),且(等式5):璧=22627Ls=0.016384L,(M)(等式6)一般来说，表1中提供对于L的不同值的字线驱动器漏泄。表1<table>tableseeoriginaldocumentpage15</column></row><table>表2<table>tableseeoriginaldocumentpage16</column></row><table>表l和表2说明字线驱动器到阵列的漏电流，且L和U的值对应于功率、电压和温度的三个操作点。在假设电源为1.2伏特的情况下计算漏泄功率，所述电源对于65nm工艺是常见的。在每一情况下，字线逻辑漏电流均大于来自存储器阵列中的所有6-T单元的漏电流。因为高VT晶体管以指数方式减小漏泄(如上文的等式2所证明)，所以可考虑此减少。头开关202的宽度限制漏电流。此外，堆叠的晶体管的存在也减小漏电流。一般来说，可通过计算头开关的总宽度(仅为48pm)来确定最终反相器所节省的漏泄功率。假设高VT晶体管漏泄为约正常VT晶体管的十分之一，则(在不考虑晶体管堆叠效应的情况下)可通过使用两种设计中的每微米的漏电流和最终驱动器的有效宽度的比率如下计算漏泄节省(/redce):<formula>formulaseeoriginaldocumentpage16</formula>(等式7)将漏电流比率10代入等式7中，有效宽度的比率为<formula>formulaseeoriginaldocumentpage16</formula>于是<formula>formulaseeoriginaldocumentpage16</formula>。可实质上减小来自字线逻辑的最终反相器的漏电流。与图2的字线逻辑相比，在对具有常规字线逻辑的2KB区块的模拟中，低功率字线逻辑展示漏电流总共减小约二十倍。确切的漏泄节省量取决于高VT晶体管的漏泄、存储器存取模式和库选择过程。在活动模式中，即使对最差情况的SRAM存取模式，漏泄功率节省仍多于对由于为32KB的SRAM添加头开关和脚开关而增加的功率消耗的补偿。下表3展示由于一个库头/脚开关有效而增加的最差情况的有效功率的实例。表3<table>tableseeoriginaldocumentpage17</column></row><table>在16库存储器的其它15个非活动库上将表3的值与来自表1的字线漏泄的值进行比较证明功率节省多于对由额外装置引起的有效功率的增加的补偿。当部件在活动中时，结温度增加且字线漏泄趋向于表1中的614.4nA的最差情况漏泄。图4为说明通过选择性地为个别字线供电来减少漏电流消耗的方法的特定实施例的流程图。将多个存储器库的字线维持在关断状态(方框400)。接收存取存储器位置的请求(方框402)。解码所述存储器存取请求的至少一部分以确定存储器地址(方框404)。使用所述存储器地址来选择所述多个存储器库中的一存储器库(方框406)。接通到对应于所述存储器地址的字线的选定字线驱动器的功率，而不接通到所述选定存储器库的其它字线驱动器的功率(方框408)。在已存取所述字线后，关断到所述选定字线驱动器的功率且取消对所述存储器库的选择(方框410)。图5说明一般指定为520的便携式通信装置的示范性非限制性实施例。如图5中所说明，便携式通信装置包括包括数字信号处理器524的芯片上系统522。图5也展示耦合到所述数字信号处理器524和显示器528的显示器控制器526。此外，输入装置530耦合到数字信号处理器524。如所示，存储器532和高速缓冲存储器546耦合到数字信号处理器524。另外，数字信号处理器524可包括高速缓冲存储器548。另外，编码器/解码器(CODEC)534可耦合到数字信号处理器524。扬声器536和麦克风538可耦合至ljCODEC530。一般来说，存储器532、高速缓冲存储器546和高速缓冲存储器548可包括图1到图3的字线逻辑且可利用图4的功率节省方法。高速缓冲存储器546和548可为一级高速缓冲存储器、二级高速缓冲存储器和类似物。在一个特定实施例中，高速缓冲存储器546为二级高速缓冲存储器且高速缓冲存储器548为一级高速缓冲存储器。图5也指示无线控制器540可耦合到数字信号处理器524和无线天线542。在特定实施例中，电源544耦合到芯片上系统502。此外，在特定实施例中，如图5中所说明，显示器526、输入装置530、扬声器536、麦克风538、无线天线542和电源544在芯片上系统522的外部。然而，每一者耦合到芯片上系统522的组件。在特定实施例中，数字信号处理器524利用交错的多线程来处理与执行便携式通信装置520的各种组件所需的功能和操作所必需的程序线程相关联的指令。举例来说，当经由无线天线建立无线通信会话时，用户可对着麦克风538讲话。代表用户的语音的电子信号可被发送到CODEC534以被编码。数字信号处理器524可对CODEC534执行数据处理以编码来自麦克风的电子信号。另外，经由无线天线542接收到的传入信号可由无线控制器540发送到CODEC534以被解码且发送到扬声器536。数字信号处理器524也可在解码经由无线天线542接收到的信号时对CODEC534执行数据处理。另外，在无线通信会话之前、期间或之后，数字信号处理器524可处理从输入装置530接收到的输入。举例来说，在无线通信会话期间，用户可使用输入装置530和显示器528经由嵌入在便携式通信装置520的存储器532内的网页浏览器来浏览因特网。如本文中所描述，数字信号处理器524可交错由输入装置530、显示器控制器526、显示器528、CODEC534和无线控制器540使用的各种程序线程，以有效地控制便携式通信装置520和其中的各种组件的操作。在一个或一个以上时钟循环期间同时执行与各种程序线程相关联的许多指令。由此，可实质上减少由于浪费的时钟循环引起的功率和能量消耗。DSP524进一步包括全局模式控制寄存器560。全局模式控制寄存器可用以控制交错线程的执行模式。每一线程的执行模式可为等待模式、活动模式、关闭模式、除错模式或其它适当模式。参看图6，其展示蜂窝式电话的示范性非限制性实施例且其一般指定为620。如所示，蜂窝式电话620包括芯片上系统622，所述芯片上系统包括耦合在一起的数字基带处理器624和模拟基带处理器626。在特定实施例中，数字基带处理器624为数字信号处理器。数字信号处理器包括全局模式控制寄存器680，其用以控制数字信号处理器的线程的执行模式。如图6中所说明，显示器控制器628和触控屏幕控制器630耦合到数字基带处理器624。在芯片上系统622外部的触控屏幕显示器632耦合到显示器控制器628和触控屏幕控制器630。图6进一步指示视频编码器634(例如，逐行倒相(PAL)编码器、顺序传送色彩与存储(SECAM)编码器或国家电视系统委员会(NTSC)编码器)耦合到数字基带处理器624。另外，视频放大器636耦合到视频编码器634和触控屏幕显示器632。而且，视频端口638耦合到视频放大器636。如图6中所描绘，通用串行总线(USB)控制器640耦合到数字基带处理器624。而且，USB端口642耦合到USB控制器640。存储器644和订户身份模块(SIM)卡646也可耦合到数字基带处理器624。存储器644可包括图1到图3的字线逻辑且可利用图4的功率节省方法。另外，如图6所示，数字摄影机648可耦合到数字基带处理器624。在示范性实施例中，数字摄影机648为电荷耦合装置(CCD)摄影机或互补金属氧化物半导体(CMOS)摄影机。如图6中进一步所说明，立体声音频CODEC650可耦合到模拟基带处理器626。此外，音频放大器652可耦合到立体声音频CODEC650。在示范性实施例中，第一立体声扬声器654和第二立体声扬声器656耦合到音频放大器652。图6展示麦克风放大器658也可耦合到立体声音频CODEC650。另外，麦克风660可耦合到麦克风放大器658。在特定实施例中，调频(FM)无线电调谐器662可耦合到立体声音频CODEC650。而且，FM天线664耦合到FM无线电调谐器662。另外，立体声头戴受话器666可耦合到立体声音频CODEC650。图6进一步指示射频(RF)收发器668可耦合到模拟基带处理器626。RF开关670可耦合到RF收发器668和RF天线672。如图6所示，键区674可耦合到模拟基带处理器626。而且，具有麦克风的单声道耳机676可耦合到模拟基带处理器626。另外，振动器装置678可耦合到模拟基带处理器626。图6也展示电源680可耦合到芯片上系统622。在特定实施例中，电源680为直流(DC)电源，其将功率提供给蜂窝式电话620的需要功率的各种组件。另外，在特定实施例中，电源为可充电的DC电池或从连接到AC电源的交流(AC)到DC变压器得到的DC电源。在特定实施例中，如图6中所描绘，触控屏幕显示器632、视频端口638、USB端口642、摄影机648、第一立体声扬声器654、第二立体声扬声器656、麦克风、FM天线664、立体声头戴耳机666、RF开关670、RF天线672、键区674、单声道头戴耳机676、振动器678和电源680在芯片上系统622的外部。此外，在特定实施例中，数字基带处理器624可使用如本文描述的交错多线程来处理各种程序线程，所述程序线程与和蜂窝式电话620相关联的不同组件中的一者或一者以上相关联。参看图7，展示无线因特网协议(IP)电话的示范性非限制性实施例且其一般指定为700。如所示，无线IP电话700包括包括数字信号处理器(DSP)704的芯片上系统702。数字信号处理器704包括全局模式控制寄存器760，其用以控制所述处理器的程序线程。如图7所说明，显示器控制器706耦合到DSP704且显示器708耦合到显示器控制器706。在示范性实施例中，显示器708为液晶显示器(LCD)。图7进一步展示，键区710可耦合到DSP704。如图7中进一步描绘，快闪存储器712可耦合到DSP704。同步动态随机存取存储器(SDRAM)714、静态随机存取存储器(SRAM)716和电可擦除可编程只读存储器(EEPROM)718也可耦合到DSP704。SDRAM714和SRAM716可包括图1到图3的字线逻辑且可利用图4的功率节省方法。图7也展示发光二极管(LED)720可耦合到DSP704。另外，在特定实施例中，语音CODEC722可耦合到DSP704。放大器724可耦合到语音CODEC722且单声道扬声器726可耦合到放大器724。图7进一步指示单声道耳机728也可耦合到语音CODEC722。在特定实施例中，单声道耳机728包括麦克风。图7也说明无线局域网(WLAN)基带处理器730可耦合到DSP704。RF收发器732可耦合到WLAN基带处理器730且RF天线734可耦合到RF收发器732。在特定实施例中，蓝牙控制器736也可耦合到DSP704且蓝牙天线738可耦合到控制器736。图7也展示USB端口740也可耦合到DSP704。此外，电源742耦合到芯片上系统702且可经由芯片上系统702将功率提供给无线IP电话700的各种组件。在特定实施例中，如图7所指示，显示器708、键区710、LED720、单声道扬声器726、单声道耳机728、RF天线734、蓝牙天线738、USB端口740和电源742在芯片上系统702的外部。然而，这些组件的每一者均耦合到所述芯片上系统的一个或一个以上组件。另外，在特定实施例中，数字信号处理器704可使用如本文描述的交错多线程来处理各种程序线程，包括与和IP电话700相关联的不同组件中的两者或两者以上相关联的执行链接线程。图8说明便携式数字助理(PDA)的示范性非限制性实施例，其一般指定为800。如所示，PDA800包括包括数字信号处理器(DSP)804的芯片上系统802。数字信号处理器804包括全局模式控制寄存器860，其用以控制所述处理器的程序线程。如图8所描绘，触控屏幕控制器806和显示器控制器808耦合到DSP804。另外，触控屏幕显示器耦合到触控屏幕控制器806和显示器控制器808。图8也指示键区812可耦合到DSP804。如图8中进一步描绘，快闪存储器814可耦合到DSP804。而且，只读存储器(ROM)816、动态随机存取存储器(DRAM)819和电可擦除可编程只读存储器(EEPROM)820可耦合到DSP804。PDA800的DRAM819、快闪存储器814和其它存储器可包括图1到图3的字线逻辑且可利用图4的功率节省方法。图8也展示红外数据协会(IrDA)端口822可耦合到DSP804。另外，在特定实施例中，数字摄影机824可耦合到DSP804。如图8所示，在特定实施例中，立体声音频CODEC826可耦合到DSP804。第一立体声放大器828可耦合到立体声音频CODEC826且第一立体声扬声器830可耦合到第一立体声放大器828。另外，麦克风放大器832可耦合到立体声音频CODEC826且麦克风834可耦合到麦克风放大器832。图8进一步展示第二立体声放大器836可耦合到立体声音频CODEC826且第二立体声扬声器838可耦合到第二立体声放大器836。在特定实施例中，立体声头戴受话器840也可耦合到立体声音频CODEC826。图8也说明802.11控制器842可耦合到DSP804且802.11天线844可耦合到802.11控制器842。此外，蓝牙控制器846可耦合到DSP804且蓝牙天线848可耦合到蓝牙控制器846。如图8所描绘，USB控制器850可耦合到DSP804且USB端口852可耦合到USB控制器850。另外，智能卡854(例如，多媒体卡(MMC)或安全数字卡(SD))可耦合到DSP804。另外，如图8所示，电源856可耦合到芯片上系统802且可经由芯片上系统802将功率提供给PDA800的各种组件。在特定实施例中，如图8所指示，显示器810、键区812、IrDA端口822、数字摄影机824、第一立体声扬声器830、麦克风834。第二立体声扬声器838、立体声头戴受话器840、802.11天线844、蓝牙天线848、USB端口852和电源850在芯片上系统802的外部。然而，这些组件的每一者均耦合到所述芯片上系统上的一个或一个以上组件。另外，在特定实施例中，数字信号处理器804可使用如本文所描述的交错多线程来处理各种程序线程，包括与和便携式数字助理800相关联的不同组件中的两者或两者以上相关联的执行链接线程。参看图9，展示音频文件播放器(例如运动图片专家组音频第3层(MP3)播放器)的示范性非限制性实施例且其一般指定为900。如所示，音频文件播放器900包括包括数字信号处理器(DSP)904的芯片上系统902。DSP卯4包括全局模式控制寄存器960，其用以控制所述处理器的程序线程。如图9所说明，显示器控制器906耦合到DSP904且显示器908耦合到显示器控制器906。在示范性实施例中，显示器908为液晶显示器(LCD)。图9进一步展示，键区910可耦合到DSP904。如图9中进一步描绘，快闪存储器912和只读存储器(ROM)914可耦合到DSP904。另外，MP3播放器900可包括耦合到DSP904的高速缓冲存储器946和在DSP904内的高速缓冲存储器948。高速缓冲存储器946可为二级高速缓冲存储器，而高速缓冲存储器948可为一级高速缓冲存储器。此外，所述音频播放器内的高速缓冲存储器946和948和其它存储器可包括图1到图3的字线逻辑且可利用图4的功率节省方法。另外，在特定实施例中，音频CODEC916可耦合到DSP904。放大器918可耦合到音频CODEC916且单声道扬声器920可耦合到放大器918。图9进一步指示麦克风输入922和立体声输入924也可耦合到音频CODEC916。在特定实施例中，立体声头戴受话器926也可耦合到音频CODEC916。图9也指示USB端口928和智能卡930可耦合到DSP904。另外，电源932可耦合到芯片上系统902且可经由芯片上系统902将功率提供给音频文件播放器900的各种组件。在特定实施例中，如图9中所指示，显示器908、键区910、单声道扬声器920、麦克风输入922、立体声输入924、立体声头戴受话器926、USB端口928和电源932在芯片上系统902的外部。然而，这些组件的每一者均耦合到所述芯片上系统上的一个或一个以上组件。而且，在特定实施例中，数字信号处理器904可使用如本文所描述的交错多线程以便处理各种程序线程，包括与和音频文件播放器900相关联的不同组件中的两者或两者以上相关联的执行链接线程。在本文所揭示的结构的配置下，控制多线程处理器中的多个线程的系统和方法提供一种使不同程序线程处于不同状态的方式。另外，所述系统和方法可允许一个线程确定另一线程的状态。所述系统和方法可用来以本文所描述的方式控制任何数目个程序线程。所属领域的技术人员将进一步了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚地说明硬件与软件的此互换性，已在上文就各其功能性对各种说明性组件、块、配置、模块、电路和步骤的进行描述。所述功能性实施为硬件还是软件取决于强加在整个系统的特定应用和设计约束。所属领域的技术人员可以各种方式针对每一特定应用实施所描述的功能性，但此类实施决策不应被解释为导致脱离本揭示内容的范围。结合本文所揭示的实施例而描述的方法或算法的步骤可直接包含在硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，以使得处理器可从存储媒体读取信息且将信息写入到存储媒体。在替代方案中，存储媒体可整合到处理器。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻留在计算装置或用户终端中。提供所揭示的实施例的先前描述以使所属领域的技术人员能够制造或使用本揭示内容。所属领域的技术人员将容易明白对这些实施例的各种修改，且本文中界定的一般原理可应用于其它实施例，而不会脱离本揭示内容的精神或范围。因此，不期望本揭示内容限于本文所示的实施例，而赋予其与由以下权利要求书所界定的原理和新颖特征相一致的最广范围。权利要求1.一种方法，其包含接收存取存储器装置的请求，所述存储器装置包括解码器、多个字线驱动器和多个字线，每一字线与所述多个字线驱动器中的一字线驱动器相关联；解码所述请求以确定与所述请求相关联的地址；和选择性地为所述多个字线驱动器中的一字线驱动器供电以存取所述存储器装置的所述地址，而不需为所述多个字线中的其它字线供电，其中所述字线驱动器与和所述地址有关的特定字线相关联。2.根据权利要求1所述的方法，其中选择性地为所述字线驱动器供电包含选择性地启用所述特定字线的头开关和脚开关中的至少一者以将所述字线驱动器耦合到电源。3.根据权利要求2所述的方法，其中所述头开关包含p沟道晶体管且其中所述脚开关包含n沟道晶体管。4.根据权利要求1所述的方法，其进一步包含切断到所述存储器装置的所述多个字线驱动器的每一者的功率。5.根据权利要求1所述的方法，其中选择性地为所述字线驱动器供电包含选择性地启用所述字线驱动器的反相器的p沟道晶体管以使用与所述多个字线驱动器相关联的扩散电容对局部电容充电。6.根据权利要求5所述的方法，其中选择性地为所述字线驱动器供电包含分别从电源电容和局部虚拟接地对头开关和脚开关充电。7.根据权利要求1所述的方法，其中所述存储器装置包含静态随机存取存储器(SRAM)。8.根据权利要求1所述的方法，其中所述存储器装置包含高速缓冲存储器。9.根据权利要求1所述的方法，其中所述存储器装置包含二级高速缓冲存储器。10.—种电子装置，其包含包括多个字线的存储器；耦合到所述存储器的多个字线驱动器，每一字线驱动器与所述存储器的所述多个字线中的一字线相关联，其中到所述多个字线驱动器的每一者的功率在默认状态期间是关断的，除了在字线存取周期期间之外；耦合到所述多个字线驱动器的解码器，其用以接收存储器存取请求以解码所述存储器存取请求，以便确定与所述存储器存取请求相关联的地址，所述解码器响应于所述存储器存取请求而为选定的字线驱动器供电，但不为所述多个字线驱动器中的其它字线驱动器供电。11.根据权利要求IO所述的电子装置，其中所述存储器包含高速缓冲存储器。12.根据权利要求10所述的电子装置，其进一步包含功率管理器，以响应于确定与所述存储器存取请求相关联的所述地址而选择性地启用所述选定的字线驱动器。13.根据权利要求10所述的电子装置，其中所述存储器包括多个存储器库，所述多个存储器库的每一者包括一对子库，所述对子库共用预解码数据。14.根据权利要求IO所述的电子装置，其中每一字线驱动器包括高电压阈值(VT)晶体管。15.根据权利要求IO所述的电子装置，其中每一字线驱动器包含第一"与"门，其包括用以接收启用信号的第一输入、用以接收时钟信号的第二输入，和输出；第二"与"门，其包括用以接收预编码数据的第一输入和第二输入，和输出；"与非"门，其包括功率端子、耦合到所述第一"与"门的所述输出的第一输入、耦合到所述第二"与"门的所述输出的第二输入，和输出；反相器，其包括功率端子、耦合到所述"与非"门的所述输出的输入，和耦合到所述选定字线的输出；头开关，其包括耦合到电源电压端子的第一端子、控制端子，和耦合到所述反相器的功率端子的第二端子；和脚开关，其包括耦合到电源电压端子的第一端子、控制端子，和耦合到所述"与非"门的所述功率端子的第二端子；其中所述解码器产生耦合到所述头开关和所述脚开关的所述控制端子的字线启用信号，以选择性地为所述字线驱动器供电。16.—种包含处理器可读指令的处理器可读媒体，所述处理器可读指令包含用以解码存储器存取请求以确定对应于包括多个字线的存储器的选定字线的存储器地址的指令；和用以响应于确定所述存储器地址而选择性地为与所述选定字线相关联的字线驱动器供电但不将功率施加到所述多个字线中的其它字线的指令。17.根据权利要求16所述的处理器可读媒体，其中所述存储器包含二级高速缓冲存储器。18.根据权利要求16所述的处理器可读媒体，其中所述处理器可读指令包括用以对所述选定字线执行读取操作的指令。19.根据权利要求16所述的处理器可读媒体，其中所述处理器可读指令包括用以对所述选定字线执行写入操作的指令。20.—种存储器装置，其包含包括多个字线的存储装置；用于解码地址输入以确定对应于所述多个字线中的选定一者的存储器地址的装置；和用于响应于确定所述存储器地址而为所述多个字线中的所述选定一者供电但不为所述多个字线中的其它字线供电的装置。21.根据权利要求20所述的存储器装置，其进一步包含用以将所述用于解码的装置选择性地耦合到电源端子的开关装置。22.—种处理器，其包含-第一多个高电压阈值(VT)晶体管，所述第一多个高VT晶体管中的每一VT晶体管包括耦合到第一电源端子的第一端子、控制端子和第二端子；第二多个高VT晶体管，所述第二多个高VT晶体管中的每一VT晶体管包括第一端子、耦合到第二电源端子的第二端子和控制端子；包括多个字线的存储器；耦合到所述存储器的多个字线驱动器，所述多个字线驱动器中的每一字线驱动器与所述多个字线中的一字线相关联，每一字线驱动器包括数据输入、第一功率输入、第二功率输入和输出，每一字线驱动器耦合到所述第一多个高VT晶体管中的个别一者和所述第二多个高VT晶体管中的个别一者；和功率控制器，其耦合到所述第一多个高VT晶体管的每一者的所述控制端子且耦合到所述第二多个高VT晶体管的每一者的所述控制端子，所述功率控制器用以通过在操作期间同时启用所述第一多个高VT晶体管中的一个高VT晶体管和所述第二多个高VT晶体管中的一个高VT晶体管而启用到选定字线的电源。23.根据权利要求22所述的处理器，其中所述存储器包含静态随机存取存储器(SRAM)。24.根据权利要求22所述的处理器，其中所述多个字线驱动器中的每一字线驱动器包括耦合到所述第一多个高VT晶体管中的所述个别一者的所述第二端子的所述第一功率输入、耦合到所述第二多个高VT晶体管中的所述个别一者的所述第一端子的所述第二功率输入。25.根据权利要求22所述的处理器，其中所述第一多个高VT晶体管中的每一晶体管包含p沟道晶体管。26.根据权利要求22所述的处理器，其中所述多个字线驱动器中的每一字线驱动器包括用以处理预解码数据的逻辑。27.—种便携式装置，其包含显示器控制器；用以接收用户输入的输入界面；用以接收数字信号的收发器；和耦合到所述收发器、所述输入界面和所述显示器控制器的数字信号处理器，所述数字信号处理器包括包含多个字线的随机存取存储器、用以解码存储器存取请求以确定与所述存储器存取请求相关联的字线的解码器，所述数字信号处理器包括用以选择性地为所述字线供电而不将功率施加到所述多个字线中的其它字线的功率管理器。28.根据权利要求27所述的便携式装置，其进一步包含-用以放大音频信号的音频放大器；麦克风放大器；和耦合到所述音频放大器、所述麦克风放大器和所述数字信号处理器的编解码器。全文摘要本发明提供一种减少存储器的功率消耗的方法。接收存取存储器装置的请求，所述存储器装置包括解码器、多个字线驱动器和多个字线。每一字线与所述多个字线驱动器中的一字线驱动器相关联。由解码器解码所述请求以确定与所述请求相关联的地址。选择性地为所述多个字线驱动器中的一字线驱动器供电以存取所述存储器装置的所述地址，其中所述字线驱动器与所述多个字线中与地址位有关的特定字线相关联，而不为所述多个字线中的其它字线供电。文档编号G11C8/08GK101366090SQ200780001892公开日2009年2月11日申请日期2007年1月4日优先权日2006年1月4日发明者保罗·巴西特,贝克·穆罕默德申请人:高通股份有限公司