专利名称：封装逻辑和存储器集成电路的制作方法
封装逻辑和存储器集成电路
背景技术：
本发明大体涉及包括逻辑管芯和至少一个存储器管芯的半导体 封装。
逻辑管芯可以是处理器，例如用于移动电话的应用处理器或者基 带处理器。为了操作，逻辑管芯使用存储器来存储信息。在某些情况 下，存储器和逻辑电路可以被一起封装在单个封装中。这可能会具有 许多优点，包括提高的性能和更低的成本，以及更加紧凑的配置。
对于支持更高的管脚或者输入/输出端数目的较小的封装总是存 在着需求。半导体封装通过输入/输出端与外界通信。输入/输出端越 多，可以提供的信号越多，并且在某些情况下，可能实现的操作越有 效或越复杂。由于封装相对较小且封装中的管芯甚至更小，因此提供 高输入/输出端数目可能较为复杂。
图1是本发明的一个实施例的放大的顶视平面图； 图2是根据本发明一个实施例的、大体沿着图1中的线2-2截取 的剖面图；以及
图3是根据一个实施例的系统图示。
具体实施例方式
参考图1，叠置的半导体芯片封装10可以包括由柔性带或者层 压衬底形成的柔性衬底12。衬底12可以包括通过键合线26来进行 引线键合的键合指18。在一个实施例中，衬底12可以是柔性或聚酰 亚胺衬底。这种封装是柔性的，这与刚性封装相对应，所述刚性封装 可以由双马来酰亚胺三嗪(BT)制成。
如这里所使用的，"柔性衬底"包括聚合物层和形成在所述聚合 物层的一个表面上的电路。柔性电路比刚性或BT封装更加柔韧。例 如，层压柔性衬底可以由聚酰亚胺或者聚脂以及一个或多个金属化层 形成。
封装10中的下一层由管芯或集成电路14形成，该集成电路可以 是存储器集成电路。它包括键合焊盘20。键合焊盘20可以依次通过 键合线26耦合到上面的或者逻辑集成电路16。该上面的或者逻辑管 芯或集成电路16例如可以是用于移动电话的应用处理器。
因此，在某些实施例中，逻辑以及与逻辑配合工作的存储器被一 起封装在紧密结合的、高效的布置中。逻辑和存储器之间的通信可以 通过相对较短的键合线26流动。而且，通过使存储器集成电路14的 管芯尺寸大于逻辑集成电路16的管芯尺寸可以实现台阶状的、容易 进行引线键合的结构。
从衬底12到存储器集成电路14的连接在某些实施例中仅仅通过 逻辑集成电路16实现。在那些实施例中，存储器集成电路通过逻辑 集成电路的这种接触可以具有许多优点，包括防止除经由该逻辑以外 的对存储器的访问。这种布置可以防止对存储器的不期望的修改，这 种修改可能负面地影响封装10的性能及其制造商的声誉。此外，通 过控制对存储器的访问可以实现更好的安全性。经由逻辑电路访问存 储器还可以减少键合指的数量，这可以转化成更小的衬底占用面积和 更低的相关成本。通过逻辑电路访问存储器还可以消除或者縮短引线 键合长度，减少成本和布线摆动，同时改善电性能。减少的键合指数 量可以使得外部管脚数减少，减少成本和尺寸。
参照图2，在某些情况下，图l所示的结构可以被密封在合适的 密封剂32中。合适的密封剂32是填充了玻璃颗粒的环氧树脂、二苯 并环丁烷(bisbenzocyclobutane)、聚酰亚胺、硅橡胶、低介电常数 电介质等。
至掛装10的电连接可以通过外部管脚44来实现。在一个实施例 中，管脚44可以采用焊球的形式。绝缘体42将配置在相邻绝缘体 42之间的间隙中的管脚44分开。
在绝缘体42之上可以是互连层38，其可以相当于电镀的金属化
层，允许将到管脚44以及来自管脚44的信号引导到衬底12内的上 部金属化层50。键合焊盘46允许键合线26、上部金属化层50和下 部金属化层38之间的互连。更特别地，过孔40选择性地连接这两层 50和38内的金属化部分。在顶部上，键合线26在30处被焊到接触 部46。
存储器集成电路14可以通过管芯附着件36或者包括胶带或者粘 合剂涂覆带(adhesive coated tape)的任何其他合适的胶粘体紧固 到衬底12。然后，逻辑集成电路16可以通过另一管芯附着件34紧 固到存储器集成电路14，该管芯附着件也可以是任何合适的胶粘体。 之后，可以从衬底12到逻辑集成电路16且然后从逻辑集成电路16 往下到存储器集成电路14形成键合线26。在一些实施例中，附加的 粘合剂52也可以施加在电路14和衬底12之间。
在一些实施例中，输入/输出管脚数可以超过300，这是通过使 用柔性衬底12所实现的非常致密的封装。柔性衬底12的制造工艺允 许衬底内更紧的布线密度，从而与常规的层压衬底相比容纳更高的输 入/输出管脚数。此外，可以实现小于1.2毫米的相对较低的封装叠 置高度。叠置高度是从管芯16的顶部到封装10所表面安装到的印刷 电路板(未示出)的上表面来进行测量的。通过这里在一些实施例中 介绍的特征的各种组合可以获得成本的降低。最终，在一些实施例中 通过逻辑集成电路可以控制对存储器的访问。
参照图3，基于处理器的系统可以是各种基于处理器的系统中的 任意一种，包括移动电话。在移动电话的实施例中，逻辑集成电路 16可以是由键合线26连接到存储器集成电路14的应用处理器，所 有这些都包括在单个封装10内。然而，逻辑集成电路16可以通过衬 底12连接到另一个逻辑集成电路60。在移动电话实施例中，逻辑集 成电路60可以是基带处理器。在一些实施例中，连接可以使用总线 54。
同样耦合到总线54的可以是存储器56，其可以例如为逻辑集成 电路60服务。同样耦合到总线54的可以是无线接口 58，例如偶极 子天线。
在一些实施例中，通过利用衬底12将存储器集成电路14和逻辑 集成电路16封装在一个封装10中可以实现相对较高的管脚数。然后 该封装10可以通过管脚44耦合到具有包括总线54的其他部件的印 刷电路板。
在一些实施例中，任何对存储器集成电路14的访问的尝试可以 仅仅通过逻辑集成电路16实现，这提供了更高的安全性并且防止对 存储器集成电路未授权的访问。这种受控的存储器访问可以避免由于 将存储器集成电路用于除支持逻辑集成电路16之外的应用引起的性 能问题。
在一些实施例中，多层聚酰亚胺柔性衬底12可以被设计成在用 于高输入/输出管脚逻辑和存储器芯片叠层的高密度叠置芯片封装中 工作。衬底12可以使用柔性衬底工艺步骤来制造。在组装时，多层 聚酰亚胺基底衬底被切成条并被插入到载体中。然后，可以使用柔性 模制矩阵阵列封装(flex molded matrix array packaging)组装工 艺。然而，使用或者不使用间隔物，利用标准的或者专用的管芯附着 工艺技术可以叠置一块以上的硅，包括至少一个逻辑硅片和一个存储 器硅片。然后，当使用标准管芯附着工艺步骤来叠置管芯时可以对芯 片进行引线键合。最终，完成了模制或者密封。这个步骤之后可以继 续进行焊球附着和单个化。
尽管示出了表面安装或芯片叠置封装，但是也可以使用其他封装 形式。其他封装形式包括栅格阵列封装和焊球栅阵列封装。
在本说明书全文中提及的"一个实施例"或者"实施例"是指结 合实施例所述的特定的特征、结构或特性包括在本发明所包含的至少 一种实施方式中。因此，词组"一个实施例"或"在实施例中"的出 现不一定指相同的实施例。而且，所述的特定特征、结构或特性可以 以所述的特定实施例以外的其他适当的形式来实现，并且所有这些形 式都将被涵盖在本申请的权利要求以内。
尽管已经就有限数量的实施例对本发明进行了介绍，本领域技术 人员将会从中意识到大量的修改和变化方式，包括将本发明理念调整 为包括利用专用访问特性而叠置在半导体封装中的多个存储器硅片
和逻辑硅片。所附的权利要求书旨在覆盖所有这种落入本发明的精神 实质和范围之内的修改和变化方式。
权利要求
1、一种方法，包括在存储器管芯上叠置逻辑管芯；并且将所述存储器管芯紧固到柔性衬底。
2、如权利要求1所述的方法，包括形成从所述衬底到所述逻辑 管芯的键合线。
3、 如权利要求2所述的方法， 器管芯进行引线键合。
4、 如权利要求1所述的方法， 所述存储器管芯的电连接。
5、 如权利要求1所述的方法， 以上的输入/输出端。包括从所述逻辑管芯到所述存储 包括仅通过所述逻辑管芯提供到 包括为所述逻辑管芯提供300个
6、 如权利要求1所述的方法，包括利用所述叠置的逻辑和存储 器管芯形成封装，该封装的叠置高度小于1. 2毫米。
7、 如权利要求1所述的方法，包括将应用处理器用作逻辑管芯。
8、 如权利要求1所述的方法，包括在所述衬底上使用焊球。
9、 如权利要求l所述的方法，包括提供多层聚酰亚胺衬底。
10、 一种封装的集成电路，包括 柔性衬底；紧固到所述衬底的存储器管芯；以及 紧固到所述存储器管芯的逻辑管芯。
11、 如权利要求io所述的电路，其中所述存储器管芯大于所述逻辑管芯。
12、 如权利要求10所述的电路，包括所述衬底上的焊球。
13、 如权利要求IO所述的电路，其中从所述衬底到所述逻辑管 芯形成键合线。
14、 如权利要求13所述的电路，其中从所述逻辑管芯到所述存 储器管芯形成多条键合线。
15、 如权利要求14所述的电路，其中仅通过所述逻辑管芯形成 从所述衬底到所述存储器管芯的电连接。
16、 如权利要求IO所述的电路，其中所述逻辑管芯是用于移动 电话的应用处理器。
17、 如权利要求10所述的电路，包括到所述逻辑管芯的300个 以上的输入/输出端。
18、 如权利要求10所述的电路，其中叠置高度小于1.2毫米。
19、 如权利要求IO所述的电路，其中所述柔性衬底包括聚酰亚 胺衬底中的多个互连层。
20、 一种系统，包括 基带处理器；与所述基带处理器相关联的存储器；耦合到所述基带处理器的集成电路封装，所述封装包括在存储器 管芯顶部上的应用处理器管芯，所述封装包括柔性衬底；以及 无线接口。
21、 如权利要求20所述的系统，其中所述系统是移动电话。
22、 如权利要求20所述的系统，包括将所述基带处理器耦合到 所述存储器的总线。
23、 如权利要求20所述的系统，其中所述封装的叠置高度小于 1.2毫米。
24、 如权利要求20所述的系统，包括到所述应用处理器管芯的 300个以上的输入/输出端。
25、 如权利要求20所述的系统，其中所述柔性衬底包括至少两 个金属化层，并且所述衬底包括聚酰亚胺。
26、 如权利要求20所述的系统，其中所述无线接口包括偶极子 天线。
27、 如权利要求20所述的系统，其中仅能通过所述应用处理器 管芯访问所述存储器管芯。
28、 如权利要求20所述的系统，其中将所述衬底引线键合到所 述应用处理器管芯，并且将所述应用处理器管芯引线键合到所述存储 器管芯。
29、 如权利要求20所述的系统，其中所述封装包括焊球。
30、如权利要求20所述的系统，其中所述应用处理器管芯小于 所述存储器管芯。
全文摘要
可以将逻辑和存储器封装在单个集成电路封装中，该封装在某些实施例中具有高输入/输出管脚数和低的叠置高度。在某些实施例中，逻辑可以叠置在存储器的顶部，而存储器可以叠置在柔性衬底上。这种衬底可以容纳多层互连系统，其有助于实现高管脚数和低叠置高度。在某些实施例中，可以对封装进行布线，使得仅可以通过逻辑来访问存储器。
文档编号H01L25/065GK101199052SQ200680021311
公开日2008年6月11日 申请日期2006年6月28日 优先权日2005年6月28日
发明者B·塔格特, R·尼克森, R·施普赖策 申请人:英特尔公司