使用至少两个掩模的阶梯形成的制作方法
【技术领域】
[0001]本发明大体来说涉及半导体存储器设备及形成方法，且更特定来说，涉及用于使用至少两个掩模的阶梯形成的设备及方法。
【背景技术】
[0002]存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式存储器(例如，RRAM)及快闪存储器以及其它存储器。
[0003]存储器装置针对宽广范围的电子应用用作易失性及非易失性数据存储装置。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。非易失性存储器可用于(举例来说)个人计算机、便携式记忆体卡、固态驱动器(SSD)、数码相机、蜂窝式电话、便携式音乐播放器(例如MP3播放器)、电影播放器及其它电子装置中。
[0004]存储器装置可包括存储器单元的存储器阵列，其可布置成各种二维或三维配置。举例来说，耦合到存储器阵列的电路可布置成实质上平面配置。使用互连来耦合存储器单元及相关联电路。
【附图说明】
[0005]图1是三维(3D)存储器装置的一部分的现有技术透视图。
[0006]图2是图解说明存储器阵列与串驱动器之间的连接的现有技术示意图。
[0007]图3是图解说明3D存储器阵列与平面串驱动器之间的连接的现有技术经隔离透视框图。
[0008]图4A到4F是图解说明使用收缩光致抗蚀剂的阶梯形成的侧视图的现有技术框图。
[0009]图5A到5F是图解说明根据本发明的一或多个实施例的使用收缩光致抗蚀剂的阶梯形成的俯视图的框图。
[0010]图6A到6B是图解说明在四个方向上的阶梯形成的现有技术框图。
[0011]图7A是图解说明根据本发明的一或多个实施例的使用两个掩模的在两个方向上的阶梯形成的框图。
[0012]图7B是图解说明根据本发明的一或多个实施例的使用两个掩模的在一个方向上的阶梯形成的框图。
[0013]图8A到8L是图解说明根据本发明的一或多个实施例的使用两个掩模的在一个方向上的阶梯形成的框图。
【具体实施方式】
[0014]本发明提供用于例如在存储器装置中使用至少两个掩模的阶梯形成的设备及方法。一种实例性方法可包含:在导电材料上方形成第一掩模以界定第一经暴露区域，及在所述第一经暴露区域的一部分上方形成第二掩模以界定第二经暴露区域，所述第二经暴露区域小于所述第一经暴露区域。从所述第二经暴露区域移除导电材料。所述第二掩模的初始长度小于所述第一经暴露区域的长度且所述第二掩模的初始宽度为至少所述第一经暴露区域的宽度加等于所述第二掩模的所述初始长度与在形成阶梯结构之后所述第二掩模的最终长度之间的差的距离。
[0015]在本发明的以下详细描述中，参考形成本发明的一部分的所附图式，且图式中以图解说明的方式展示可如何实践本发明的一或多个实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的所述实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。
[0016]本文中的图遵循其中第一个数字或前几个数字对应于绘制图编号且其余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。如将了解，本文中可添加、交换及/或去除各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，图中所提供的元件的比例及相对比例尺打算图解说明本发明的各种实施例且并非用于限制意义。
[0017]术语“第一”、“第二”、“第三”及“第四”可在本文中及/或在权利要求书中使用，仅为便于彼此区别各种图的命名。此类术语的使用未必暗示材料为不同组合物，而是有时用于区分在不同高程、不同时间或以不同方式形成的材料(即使为相同组合物)。此类术语的使用并不打算传达特征的特定排序，包含但不限于形成的次序。
[0018]图1是三维(3D)存储器装置100的一部分的现有技术透视图。举例来说，存储器装置100可包括NAND快闪存储器阵列。存储器装置100包含正交于若干个导电线(例如存取线105及/或数据线102)定向的若干个垂直串联耦合存储器单元串103。如本文中所使用，A “耦合到”B指A与B以操作方式耦合在一起，例如其中A与B彼此电连接，例如通过直接欧姆连接或通过间接连接(例如，经由C)。为清楚起见，各种导电线之间的绝缘材料从图1省略。导电材料可由(举例来说)多晶硅或其它经掺杂或未经掺杂材料形成。绝缘材料可由(举例来说)氧化物或其它电介质材料形成。
[0019]第一选择栅极108 (例如漏极选择栅极(SGD))可布置于若干个垂直串联耦合存储器单元串103的第一端处，且第二选择栅极110 (例如源极选择栅极(SGS))可布置于垂直串联耦合存储器单元串103的第二端(例如，相对端)处。
[0020]多个数据线102可在第一平面中定向，且在所述第一平面中的第一方向上进一步定向，垂直串联耦合存储器单元串103正交于所述第一平面定向。多个存取线105可在第二平面中定向，且在所述第二平面中的第二方向上进一步定向。
[0021]如图1中所展示，存取线105可以平面配置形成。第二平面可实质上平行于第一平面。举例来说，第二方向可垂直于第一方向。数据线102可由若干个垂直串联耦合存储器单元串103在第一方向上共享，且存取线105可由若干个垂直串联耦合存储器单元串103在第二方向上共享。
[0022]—或多个源极线104可在第三平面中定向，所述第三平面实质上平行于所述第一及第二平面。源极线104可在第二方向(例如，与如图1中所展示的存取线105相同的方向或不同方向)上进一步定向。选择栅极108及110可操作以在数据线102与源极线104之间选择特定垂直串联耦合存储器单元串103。如此，垂直串联耦合存储器装置串103可定位于数据线102与源极线104的相交处。
[0023]存取线105耦合到(且在一些情形中，来自)特定层级处的存储器单元的控制栅极且可用于选择垂直串内的串联耦合存储器单元中的特定一者。以此方式，可经由第一选择栅极108、第二选择栅极110及存取线105的操作而选择特定存储器单元且将其电耦合到数据线102。存取线105可经配置以在垂直串联耦合存储器单元串103中的一或多者内的特定位置处选择存储器单元。
[0024]如图1中可观察，平面存取线105可经配置以具有多个3D阶梯结构106以促进到其的垂直定向耦合，例如通过垂直导体112。即，相应平面存取线105可形成为阶梯结构106的相应阶梯。如本文中所使用，阶梯结构106意指具有在不同高程处在横向方向上延伸到不同距离的多个阶梯的3D结构，例如通常与阶梯组相关联。根据本发明的一个实施例，较低高程的阶可横向延伸超过紧邻较高高程处的阶延伸的横向距离，如图1中所展示。即，较低的阶比其上面的阶在横向方向上延伸得远。图1展示在平面存取线105的两端上但非在最近边缘上的阶。根据先前方法，阶形成于所有边缘上且随后从不想要阶的那些边缘修整掉，因此浪费阶形成且随后被移除的区域。此浪费区域可增加存储器装置100的实际占用面积。
[0025]举例来说，图1展示使四个边缘中的三者形成为具有阶梯配置的包括至少第一选择栅极108、存取线105、第二选择栅极110的材料堆叠。虽然图1展示材料堆叠具有经形成为阶梯配置的边缘，但并非仅现有技术将材料堆叠的边缘的一部分形成为阶梯配置，如稍后所论述。本发明的实施例可包含材料堆叠使一或多个边缘具有阶梯配置。本发明的实施例可包含仅堆叠的一边缘的一部分(例如，小于全部)形成为阶梯配置。举例来说，本发明的实施例可包含材料堆叠的一个边缘的第一部分可经形成以具有阶梯配置且所述一个边缘的第二部分可经形成以便不具有阶梯配置，如本文中将进一步详述。
[0026]较低阶可横向延伸足够距离超过下一较高阶使得可与横向延伸越过下一较高阶的较低阶的部分进行垂直耦合。以此方式，垂直导体112可耦合到各自可对应于阶梯结构106中的阶的下部阶，例如耦合到存取线105、选择栅极108或110或者源极线104。
[0027]存储器阵列100可耦合到与操作存储器阵列100相关联的各种电路。举例来说，此电路可包含串驱动器电路。作为一实例，水平导电线114可从存储器阵列100路由到(举例来说)串驱动器。阶梯结构106的阶可(例如)经由垂直导体112耦合到导电线114。以此方式，可(例如)经由平面水平导电线114在存取线105、选择栅极108/110及/或源极线104及串驱动器的垂直堆叠之间进行电耦合。
[0028]NAND存储器单元串可布置有耦合于每一端(例如，源极、漏极)处的选择栅极晶体管。每一串可包含若干个串联(漏极到源极)耦合存储器单元。垂直NAND存储器单元串可经布置使得串联耦合存储器单元串在垂直定向上线性布置，或可以非线性配置(例如，以“U”形状)布置，其中“U”形状的部分为(举例来说)垂直定向。即，串联耦合存储器单元串可布置于正交于包含存取线(例如，字线)及数据线(例如，位线)的平面的维度中。
[0029]图2是图解说明存储器阵列200与串驱动器216之间的耦合的现有技术示意图。串驱动器216可用于控制对特定存储器单元串及/或特定存储器单元的选择，例如通过在存储器单元串内施加特定选择栅极及/或特定存储器单元的电压信号(例如，通过对存取线206的适当断言)。图2展示经由若干个导电线214耦合到串驱动器216的存储器阵列200的存取线206、选择栅极208 (SOT)及选择栅极210 (SGS)。举例来说，串驱动器216可使用CMOS装置形成。存储器阵列2