一种集成无源器件的制备方法
【技术领域】
[0001] 本发明涉及半导体领域，具体地，本发明涉及一种集成无源器件的制备方法。
【背景技术】
[0002] 对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度 受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方 法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对 于通过改变单元结构增加集成密度的方法来说，已经进行尝试沟通过改变有源区的平面布 置或改变单元布局来减小单元面积。
[0003] 随着半导体技术的不断发展集成电路以及大型的集成电路得到广泛的应用，组成 集成电路的元器件中可以是无源的或者是有源的，当所述元器件为无源器件时成为集成无 源器件（integratedpassivedevice,IPDXIH)提供高精度电容及高性能电感等无源器件 的集成，目前在射频上的应用成为新热点。
[0004] 现有技术中所述IPD中无源器件包括无源电阻器、无源电容器以及无源电感器中 的多种集成，IH)工艺中高性能电感器件主要是由于在IH)工艺金属层（metal)均采用厚铝 /厚铜（3um)工艺，金属层的叠加厚度可大于lOum，远远高于传统逻辑工艺中电感的线圈厚 度。工艺主要是由2层厚铝和2层厚铜叠加，其结构示意图如图1 :
[0005] 所述IPD结构中包括衬底101，所述衬底101可以选用标准的氧化物隔离硅圆片、 高电阻率硅圆片、玻璃圆片和原来为薄膜显示器行业研制的玻璃材料。在所述衬底101上 形成底部金属层102,所述底部金属层102通常接地或者作为金属-绝缘层-金属电容 (MM)的底部电极，在该结构中所述MM包括绝缘层108,以及位于金属层上下的金属层107 和底部金属层102,所述底部金属层102为金属错，所述IPD中还包括第一金属层104以及 顶部金属层105,其中所述第一金属层104和底部金属层102之间通过金属通孔103连接， 所述第一金属层104为互连线，所述第一金属层104的上方为顶部金属层105,所述顶部金 属层105结合所述底部金属层102形成无源电感元件，其中所述底部金属层102之间填充 有介电层106。
[0006] 由于金属及介质厚度的增加，在进行封装过程中在芯片中经常发现由于局部应力 过大而导致介质层开裂的现象发生，从WAT及XSEM分析结果可知，所述开裂现象一般发生 在底部金属层102或MIM上方，导致金属通孔103打开，从而导致芯片失效。
[0007] 封装过程中断裂发生在所述底部金属层102或MM上方的原因是：由于目前底部 金属层102之间最小间距为4um，所以目前IH)工艺中底部金属层102的介质层106主要是 采用HDP方式填充，才能得到台阶覆盖良好的无孔致密氧化层，直接采用其它CVD方式无法 得到良好的填充效果。但是HDP相比其它方法的缺点是HDP氧化层具有较高的应力。
[0008] 因此需要对目前IPD中多层金属化结构工艺进行改进，以便消除上述问题，提高 器件的良率。
【发明内容】
[0009] 在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进 一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0010] 本发明为了克服目前存在问题，提供了一种集成无源器件的制备方法，包括：
[0011] 提供衬底，在所述衬底上形成有相互隔离的第一底部金属层和第二底部金属层， 所述底部金属层之间形成有间隙；
[0012] 在所述衬底上和底部金属层上沉积PETE0S层，以填充所述间隙；
[0013] 在所述正硅酸乙酯层上沉积高密度等离子体氧化物层；
[0014] 执行平坦化步骤至所述PETE0S层。
[0015] 作为优选，在执行平坦化步骤之前，所述方法还包括在所述高密度等离子体氧化 物层上形成覆盖层的步骤。
[0016] 作为优选，所述PETE0S层的厚度为10-30千埃。
[0017] 作为优选，所述高密度等离子体氧化物层的厚度为5-20千埃。
[0018] 作为优选，所述底部金属层选用金属错，其厚度为3um。
[0019] 作为优选，所述PETE0S与所述高密度等离子体氧化物层的厚度比例为2:1。
[0020] 作为优选，所述方法还包括以下步骤：
[0021] 在所述PETE0S层中形成露出所述底部金属层的金属通孔的步骤。
[0022] 作为优选，所述金属通孔中包含金属铜，其厚度为3um。
[0023] 作为优选，执行平坦化步骤至所述PETE0S层的顶部。
[0024] 在本发明中选用PETE0S20K+10KHDP工艺，虽然在HDP氧化物沉积后由于HDP也会 带来较大的应力，但是由于在后续的CMP过程中，绝大多数的HDP氧化物层都会被研磨掉， 最终只保留下TE0S层和极少的HDP氧化物，所以相比其它条件，在通孔蚀刻后，不会造成介 电层的碎裂，很好的解决了现有技术中存在的问题。
【附图说明】
[0025] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0026] 图1为现有技术中一种集成无源器件的结构示意图；
[0027] 图2中左侧为现有技术中集成无源器件的应力示意图，右侧现有技术中得到的 HDPoxide的表面形状示意图；
[0028] 图3a_c为本发明一具体地实施方式中集成无源器件的制备过程示意图；
[0029] 图4为本发明一具体地实施方式中集成无源器件的制备流程示意图。
【具体实施方式】
[0030] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0031] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出 的一种集成无源器件的制备方法。显然，本发明的施行并不限定于半导体领域的技术人员 所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明 还可以具有其他实施方式。
[0032] 应当理解的是，当在本说明书中使用术语"包含"和/或"包括"时，其指明存在所 述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整 体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。
[0033] 本发明为了解决现有技术中底部金属层处或者底部金属层上的MM周围的介电 层容易发生碎裂的问题，提供了一种新的制备方法，所述方法至少包括：
[0034] 提供衬底；
[0035] 在所述衬底上形成多个相互隔离的底部金属层，所述底部金属层之间形成有间 隙；
[0036] 在所述衬底上沉积正硅酸乙酯层，以填充所述底部金属层之间的间隙；
[0037] 在所述正硅酸乙酯层上形成氧化物层以及覆盖层；
[0038] 执行平坦化步骤至所述正硅酸乙酯层。
[0039] 本发明中通过优化Ml介质填充的工艺，采用高密度等离子（HDP)和等离子增强正 硅酸乙酯（PETE0S)工艺相结合，通过调整两层介电层不同沉积顺序及厚度比例，得到最佳 组合，不仅有效改善了应力问题，而其消除了碎裂问题。
[0040] 具体地，本发明采用HDP和PETE0S工艺相结合，通过调整两层介电层不同沉积顺 序及厚度比例，得到最优选的实施方式20KTE0S层以及10KHDP氧化物层+10K覆盖层的 工艺条件，不仅有效改善了应力问题，而其消除了碎裂问题。
[0041] 下面结合附图3a_3c对本发明所述集成无源器件的制备方法做进一步的说明。
[0042] 首先参照图3a，提供衬底201，所述集成无源器件的衬底201和集成有源器件的半 导体衬底是不同的，所述衬底201是制作集成薄膜无源元件的基础，通常采用标准的氧化 物隔离硅圆片、高电阻率硅圆片、玻璃圆片和原来为薄膜显示器行业研制的LAP玻璃材料。 在本发明的一具体地实施方式中所述衬底201优选为氧化物隔离硅圆片。
[0043] 然后在所述衬底201上形成多个底部金属层，所述多个底部金属层相互隔离，之 间形成有间隙，所述间隙的最小关键尺寸为4um，但是并不局限于该数值范围，所述底部金 属层位于所述衬底201之上，可以充当接地层，还可以在所述底部金属层上形成MM电容器 元件，所述底部金属层则作为所述MIM电容器元件的下极板。
[0044] 此外，还可以在所述底部金属层上形成电阻层，以形成无源电阻器件，或者在所述 底部金属层上形成通孔，然后在所述通孔上形成另外金属层，结合底