半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体形成领域，尤其是涉及一种半导体器件的形成方法。
【背景技术】
[0002]随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严格。集成电路制备工艺也不断革新，以提高制得的集成电路电器元件的质量。
[0003]如在COMS的栅极制备工艺中，后栅极(gate last)工艺已逐渐取代前栅(gatefirst)工艺以提高栅极的质量。所谓前栅工艺是指，在半导体衬底的介质层内形成开口后，直接于开口内填充栅极材料，形成栅极，之后进行源漏注入，并进行退火工艺以激活源漏中的离子，从而形成源区和漏区。但前栅工艺中，在退火工艺中，栅极不可避免地会受到高温加热，其会导致晶体管的阈值电压Vt漂移，从而影响半导体器件的电学性能。
[0004]在后栅工艺中，参考图1所示，先在半导体衬底上形成伪栅(如多晶硅栅极)，并在形成源/漏区13后，去除伪栅，在介质层11内形成栅极凹槽12 ;之后，参考图2所示，栅极凹槽内填充栅极材料，以形成栅极14。后栅工艺成功地避开了形成源区和漏区时引入的高温而对于栅极的损伤，从而改善形成的半导体器件的电学性能。
[0005]然而在实际操作过程中，后栅工艺中，形成栅极14后，在栅极14的源/漏区13上形成金属插塞15后,在栅极14和金属插塞15之间会漏电导通现象(bridge现象),从而直接降低了形成的栅极，以及最终形成的半导体器件的性能。
[0006]为此，在后栅工艺中，如何抑制金属插塞与栅极之间的漏电现象，从而确保形成的栅极的性能是本领域技术人员亟需解决的问题。
【发明内容】
[0007]本发明解决的问题是，在后栅工艺中，抑制金属插塞与栅极之间的漏电现象，从而确保制得的半导体器件的性能。
[0008]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:
[0009]提供半导体衬底，所述半导体衬底上形成有伪栅结构，以及包裹于所述伪栅结构周边的介质层，所述伪栅结构的伪栅材料层表面与所述介质层上表面齐平；
[0010]向所述伪栅结构，以及介质层内注入离子；
[0011]刻蚀注入离子后的伪栅材料层，在所述介质层内形成栅极凹槽。
[0012]可选地，所述离子包括S1、N或C。
[0013]可选地，注入离子的参数包括:注入离子的能量为0.5Kev?5Kev,剂量为1.0X 11Vcm2 ?1.0X 1017/cm2。
[0014]可选地，去除所述伪栅材料层的工艺包括第一刻蚀步骤和第二刻蚀步骤；
[0015]所述第一刻蚀步骤的工艺为干法刻蚀，所述第二刻蚀步骤的工艺为湿法刻蚀。
[0016]可选地，在第一刻蚀步骤后，再次向所述伪栅结构以及介质层内注入离子；之后进行第二刻蚀步骤。
[0017]可选地，所述干法刻蚀的工艺包括:采用含有HBr、02或Cl2的气体作为刻蚀气体。
[0018]可选地，所述湿法刻蚀的工艺包括:采用TMAH作为湿法刻蚀剂，所述TMAH的体积百分比浓度为2%?20%，温度为30°C?60°C。
[0019]可选地，再次向所述伪栅结构以及介质层内注入离子的参数包括:注入离子的能量为 0.5Kev ?5Kev，剂量为 1.0XlO1Vcm2 ?1.0 X 11Vcm20
[0020]可选地，刻蚀所述伪栅材料层前注入所述伪栅结构以及介质层内的离子的剂量，大于第一刻蚀步骤后向所述伪栅结构以及介质层内注入的离子的剂量。
[0021]可选地，第一刻蚀步骤去除所述伪栅材料层的量，小于后续第二刻蚀步骤去除所述伪栅材料层的量。
[0022]可选地，所述伪栅材料层的材料为多晶硅，所述介质层的材料为氧化硅。
[0023]可选地，所述伪栅结构还包括位于所述半导体衬底表面，且位于所述伪栅材料层下方的栅氧化层；在去除所述伪栅材料层后，去除所述栅氧化层。
[0024]可选地，去除所述栅氧化层的工艺为湿法刻蚀；所述湿法刻蚀采用的刻蚀剂为DHF，或是含有双氧水和氨水的混合溶液。
[0025]可选地，在去除所述栅氧化层后，在所述栅极凹槽的半导体衬底表面重新形成一层栅氧化层；之后在所述栅极凹槽内填充满金属栅极材料，形成金属栅极。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]在刻蚀去除半导体衬底上的伪栅结构的伪栅材料层之前，先向所述半导体衬底上方的伪栅结构和包裹于伪栅结构周边的介质层内注入离子，从而在后续刻蚀伪栅材料层过程中，提高刻蚀所述伪栅材料层和介质层的刻蚀选择比，在去除伪栅材料层过程中，减小所述介质层，以及伪栅结构除所述伪栅材料层外其他结构被腐蚀的量。采用上述技术方案可在刻蚀所述伪栅材料层在所述介质层内形成栅极凹槽后，有效降低在所述介质层表面形成与所述栅极凹槽相通的多余凹槽的概率，从而有效避免在后续形成金属栅极，以及在所述介质层内形成通孔，并在通孔填充金属形成导通所述伪栅结构源漏极的金属插塞过程中，在所述多余凹槽内形成与金属插塞以及金属栅极电导通的导电层，进而造成金属插塞和金属栅极之间出现漏电的缺陷。
[0028]进一步可选地，去除所述伪栅材料层工艺中，包括先采用干法刻蚀工艺，之后再采用湿法刻蚀工艺的两步刻蚀步骤。刻蚀去除所述伪栅材料层起初，在所述伪栅材料层的表面会和空气反应而产生部分氧化物等杂质，采用干法刻蚀步骤在去除伪栅材料层的同时，可有效去除所述杂质成分，之后再采用湿法刻蚀工艺去除剩余的伪栅材料层，从而提高刻蚀所述伪栅材料层的刻蚀选择比，进而避免对于半导体衬底上的其他器件的损伤；
[0029]干法刻蚀和湿法刻蚀步骤之间，再次向所述栅极结构和介质层中注入离子，上述技术方案，可有效补充干法刻蚀期间造成的已注入所述介质层中的离子损失，在湿法刻蚀之前，向所述栅极结构和介质层中再次注入离子，可有效提高湿法刻蚀中，刻蚀剂对于伪栅材料层以及介质层的刻蚀选择比，进而防止湿法刻蚀工艺中，对于介质层的损伤。
【附图说明】
[0030]图1和图4为现有半导体器件的后栅工艺的结构示意图；
[0031]图5至图10为本发明实施例提供的半导体器件的制备过程的结构示意图。
【具体实施方式】
[0032]正如【背景技术】中所述，在采用现有的后栅工艺形成的CMOS体晶体管中，形成的栅极，与栅极源漏区上的金属插塞会出现漏电流现象，其直接降低了形成的栅极的性能。
[0033]分析其原因，参考图3和图4所示，后栅工艺中，在形成源/漏区13后，采用刻蚀工艺去除伪栅，以形成用于形成栅极14的栅极凹槽12。期间，在采用干法或湿法刻蚀去除伪栅的过程中，同时会损伤伪栅周边的侧墙(图中未标示)以及介质层11的表层结构，在栅极凹槽12的周边形成导通栅极凹槽12的凹槽16 (虚线所圈部分)(注意，刻蚀伪栅所用的干法或湿法刻蚀剂对于光刻胶层具有较大的刻蚀速率，且刻蚀光刻胶会形成副产物，从而影响后续工艺进行，因而不适用光刻胶遮掩无需刻蚀的部分；若采用其他材料作为掩模层，遮掩无需刻蚀的部分，后续去除该掩模层的工艺繁琐，增加工艺难度和成本)。而在后续向所述栅极凹槽12填充栅极材料过程中，同样在所述凹槽16内形成填充有栅极材料的导电层17。之后，在所述栅极14周侧开设导通源/漏区13的通孔，以形成金属插塞15时