半导体器件的制备方法
【技术领域】
[0001]本发明涉及半导体制造技术，特别涉及一种半导体器件的制备方法。
【背景技术】
[0002]随着半导体工艺的不断进步，尤其当半导体的工艺节点达到32nm (纳米)以下时，为了提高半导体器件中的载流子浓度，应力技术被引入进来。例如，在CMOS(Complementary Metal-Oxide-Semiconductor,互补金属氧化物半导体)中，为了提高 NMOS(N-Metal-Oxide-Semiconductor, N型金属氧化物半导体)的导电沟道的导电能力，在NMOS的源/漏区形成一种堆垛层错(stacking fault)结构以增加导电沟道的张应力(tensilestress)进而增强电子迁移率。
[0003]现有CMOS的结构如图1所示。现有的CMOS包括衬底I中形成的NMOS和PMOS两部分，NMOS和PMOS之间由形成于衬底I中的STI (浅沟槽隔离)2。NMOS包括衬底I上形成的栅极3以及位于栅极3两侧的衬底I中的源/漏区4，在栅极3下部并位于源/漏区4之间的衬底形成NMOS的导电沟道，栅极3的两侧还形成有侧墙5以防止栅极3和源/漏区4之间的漏电。PMOS包括衬底I上形成的栅极3’以及位于栅极3’两侧的衬底I中的源/漏区4’，在栅极3’下部并位于源/漏区4’之间的衬底形成PMOS的导电沟道，栅极3’的两侧还形成有侧墙5’以防止栅极3’和源/漏区4’之间的漏电。
[0004]现有技术中，当半导体的工艺节点达到32nm以下时，在CMOS中的NMOS中制备堆垛层错以引入应力的一种方法如下(具体过程可参见论文“Novel Stress-memorizat1n-Technology(SMT) for High Electron Mobility Enhancement of Gate Last HKMG Devices(Samsung) ”，IEDM, 2010，10.1)。
[0005]如图2所示，对NMOS的源/漏区4进行深度PAI (Pre-amorphizat1nImplantat1n,预非晶化注入),掺杂杂质为N型杂质，以在源/漏区4所处衬底I形成非晶区域6，如图2中网状区域所示。
[0006]之后,如图3所示，在NMOS区域的表面沉积张应力薄膜7。
[0007]随后，如图4 所不，对非晶区域 6 进行 SPER (Solid Phase Epitaxial Regrowth,固相外延再生)。?OS的源/漏区4中所形成的非晶区域6由于会受到上部张应力薄膜7所施加力的影响，进而在SPER过程中使得非晶区域6中的部分硅层消失，进而形成堆垛层错(stacking fault) 8。如图4中箭头所示，该堆垛层错8导致其两侧的衬底I产生向该堆垛层错8的力，进而给栅极I下部的衬底I中的导电沟道施加张应力。
[0008]最后，如图5所示，去除张应力薄膜7，以完成NMOS的应力引入。去除张应力薄膜7后，堆垛层错8会永久存留于栅极3两侧的源/漏区4中，进而对栅极I下部的衬底I中的源/漏区4之间的导电沟道产生永久的张应力作用。由于堆垛层错8所导致的张应力的作用，增强了 NMOS导电沟道中的电子迁移率(大于10%)，进而增强了 NMOS器件的性能。
[0009]现有技术中仅提供了上述一种制备堆垛层错的方法以提升NMOS的性能。是否还具有其他制备堆垛层错的方法，还有待进一步研究。
【发明内容】
[0010]有鉴于此，本发明提供一种新的半导体器件的制备方法，以在半导体器件的源/漏区中形成堆垛层错以提升半导体器件的性能。
[0011]本申请的技术方案是这样实现的:
[0012]一种半导体器件的制备方法，包括:
[0013]提供半导体衬底，在所述半导体衬底上形成栅极，并在所述栅极两侧的半导体衬底中形成源/漏区；
[0014]对源/漏区的半导体衬底进行刻蚀，以在源/漏区的半导体衬底中形成凹槽；
[0015]对所述凹槽的底部和侧壁进行预非晶化注入；
[0016]对预非晶化注入后的凹槽的底部和侧壁进行外延生长，以形成填满凹槽的非晶区域；
[0017]在半导体衬底、栅极和非晶区域表面沉积张应力膜；
[0018]对非晶区域进行固相外延再生，以形成堆垛层错。
[0019]进一步，所述半导体衬底为P型衬底，源/漏区为N型源/漏区。
[0020]进一步，形成非晶区域之后，沉积张应力膜之前还包括:
[0021]对非晶区域进行N型掺杂。
[0022]进一步，采用C、Si或Ge进行所述预非晶化注入。
[0023]进一步，进行所述预非晶化注入时，半导体衬底温度为-150?0°C。
[0024]进一步，所述预非晶化注入的过程采用离子注入手段实现，所采用的离子能量为500eV ?30KeV,掺杂剂量为 5 X 113 ?20 X 1013atom/cm2。
[0025]进一步，所述离子注入方向与半导体衬底的上表面的法线之间的夹角为5?30。。
[0026]进一步，所述N型掺杂采用P离子进行掺杂。
[0027]进一步，在形成所述堆垛层错后，还包括:去除所述张应力膜。
[0028]从上述方案可以看出，本发明的半导体器件的制备方法，在半导体衬底上形成栅极，并在所述栅极两侧的半导体衬底中形成源/漏区，再对源/漏区进行刻蚀以形成凹槽，之后对凹槽的底部和侧壁进行预非晶化注入，再进行外延生长以形成填满凹槽的非晶区域，与现有技术相比，本发明同样可以在最终形成的半导体器件(如NM0S)的源/漏区中形成堆垛层错结构，进而提升了半导体器件的性能。
【附图说明】
[0029]图1为现有的CMOS结构示意图；
[0030]图2为现有的制备NMOS中的堆垛层错时对NMOS的源/漏区进行深度PAI后的结构示意图；
[0031]图3为现有的制备NMOS中的堆垛层错时在NMOS表面沉积张应力薄膜后的结构示意图；
[0032]图4为现有的制备NMOS中的堆垛层错时对NMOS的非晶区域进行SPER后的结构示意图；
[0033]图5为现有的制备NMOS中的堆垛层错时去除张应力薄膜后的结构示意图；
[0034]图6为本发明的半导体器件的制备方法实施例流程图；
[0035]图7为本发明的半导体器件的制备方法中形成堆垛层错之前的结构实施例示意图；
[0036]图8为本发明方法在图7所示结构中形成凹槽后实施例示意图；
[0037]图9为本发明方法对凹槽的底部和侧壁进行预非晶化注入后的实施例不意图；
[0038]图10为本发明方法中形成非晶区域后的实施例示意图；
[0039]图11为本发明方法中对非晶区域进行N型掺杂的实施例示意图；
[0040]图12为本发明方法中在沉积张应力膜后的实施例示意图；
[0041]图13为本发明方法中形成堆垛层错后的实施例示意图；
[0042]图14为本发明方法中去除张应力膜后的实施例示意图。
【具体实施方式】
[0043]为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
[0044]如图6所示，本发明的半导体器件的制备方法，包括:
[0045]提供半导体衬底，在所述半导体衬底上形成栅极，并在所述栅极两侧的半导体衬底中形成源/漏区；
[0046]对源/漏区的半导体衬底进行刻蚀，以在源/漏区的半导体衬底中形成凹槽；
[0047]对所述凹槽的底部和侧壁进行预非晶化注入；
[0048]对预非晶化注入后的凹槽的底部和侧壁进行外延生长，以形成填满凹槽的非晶区域；
[0049]在半导体衬底、栅极和非晶区域表面沉积张应力膜；
[0050]对所述非晶区域进行固相外延再生，以形成堆垛层错。
[0051]本发明的半导体器件的制备方法，主要针对NMOS器件的制备，因此半导体器件为?OS,半导体衬底为P型衬底，半导体器件的源/漏区为N型源/漏区。因为所要制备的堆垛层错位于半导体器件的源/漏区中，并且本发明的方法首先要在源/漏区形成凹槽之后经过非晶化掺杂和外延生长后再填满凹槽，这样在制备堆垛层错时，填满凹槽的非晶区域中的N型离子的掺杂浓度比原有源/漏区的N型离子的掺杂浓度要低。因此本发明的方法中，为了使得形成堆垛层错后的源/漏区的N型离子浓度与原有源/漏区的N型离子浓度相同或相近似，在形成非晶区域之后，沉积张应力膜之前，还进一步包括对所述非晶区域进行N型掺杂的步骤，这样便可以保证形成堆垛层错后，源/漏区的N型离子浓度不会产生变化。
[0052]另外，在NMOS半导体器件制造工艺中，在形成堆垛层错后，还需要将所沉积的张应力膜去除，以便于进行随后的制造工艺，例如ILD (Inter Layer Dielectric,层间介质层)的沉积以及via (通孔)的制备等工艺。
[0053]以下结合图7至图14对本发明的半导体器件的制备方法进行具体介绍。<