交错地形成镍硅和镍锗结构的制作方法
【技术领域】
[0001]本发明中描述的技术通常涉及半导体器件制造，更具体地，涉及多层结构。
【背景技术】
[0002]非平面晶体管结构提供了在较小占地面积(footprint)的情况下获得高器件性能的方式。这种结构的制造经常被用于产生这些结构的物质的材料性质所限制。以特定的顺序实施组件规划，可以增加通过避免一些组件规划冲突可以获得的可用半导体配置的选单。
【发明内容】
[0003]为了解决现有技术中所存在的缺陷，提供了一种在单个半导体衬底上产生半导体器件的方法，包括:产生包括硅材料部分和锗材料部分的单个半导体衬底；由第一金属在所述硅材料部分上形成第一组源极/漏极接触件；在第一温度下使用所述硅材料部分对所述第一组源极/漏极接触件进行退火；在将所述半导体衬底加热到所述第一温度之后，由第二金属在所述锗材料部分上形成第二组源极/漏极接触件；以及在第二温度下使用所述锗材料部分对所述第二组源极/漏极接触件进行退火，其中，所述第二温度小于所述第一温度。
[0004]根据本发明的一个实施例，所述第一金属和所述第二金属为相同类型。
[0005]根据本发明的一个实施例，所述第一金属和所述第二金属都包括镍。
[0006]根据本发明的一个实施例，所述第一温度在400°C至600°C的范围内。
[0007]根据本发明的一个实施例，所述第二温度在250°C至300°C的范围内。
[0008]根据本发明的一个实施例，在所述单个半导体衬底的高于形成所述第一组源极/漏极接触件的水平面处形成所述第二组源极/漏极接触件。
[0009]根据本发明的一个实施例，在所述单个半导体衬底的与形成所述第一组源极/漏极接触件相同的水平面处形成所述第二组源极/漏极接触件。
[0010]根据本发明的一个实施例，所述娃材料部分是娃衬底的一部分，所述锗材料部分形成在所述硅衬底的顶部上。
[0011]根据本发明的一个实施例，所述硅材料部分上的所述第一组源极/漏极接触件是NMOS晶体管的组件，其中，所述锗材料部分上的所述第二组源极/漏极接触件是PMOS晶体管的组件。
[0012]根据本发明的一个实施例，该方法还包括去除所述第一金属或所述第二金属的未反应的部分。
[0013]根据本发明的一个实施例，该方法还包括在所述硅材料部分和所述锗材料部分的每一个上形成介电层和栅电极，以在所述单个半导体衬底上形成两个晶体管。
[0014]根据本发明的另一方面，提供了一种在单个半导体衬底上形成的半导体器件，包括:单个半导体衬底，所述单个半导体衬底包括硅材料部分和锗材料部分；第一组源极/漏极接触件，由第一金属在所述硅材料部分上形成，其中，在第一温度下使用所述硅材料部分对所述第一组源极/漏极接触件进行退火；以及第二组源极/漏极接触件，由第二金属在所述锗材料部分上形成，其中，在将所述半导体衬底加热到所述第一温度之后，形成所述第二组源极/漏极接触件，其中，在小于所述第一温度的第二温度下使用所述锗材料部分对所述第二组源极/漏极接触件进行退火。
[0015]根据本发明的一个实施例，所述第一金属和所述第二金属为相同类型。
[0016]根据本发明的一个实施例，所述第一金属和所述第二金属都包括镍。
[0017]根据本发明的一个实施例，所述第一温度在400°C至600°C的范围内。
[0018]根据本发明的一个实施例，所述第二温度在250°C至300°C的范围内。
[0019]根据本发明的一个实施例，所述第二组源极/漏极接触件设置在所述单个半导体衬底的高于所述第一组源极/漏极接触件的水平面处。
[0020]根据本发明的一个实施例，所述第二组源极/漏极接触件设置在所述单个半导体衬底的与所述第一组源极/漏极接触件相同的水平面处。
[0021]根据本发明的一个实施例，所述硅材料部分是硅衬底的一部分，所述锗材料部分形成在所述硅衬底的顶部上。
[0022]根据本发明的一个实施例，所述硅材料部分上的所述第一组源极/漏极接触件是NMOS晶体管的组件，其中，所述锗材料部分上的所述第二组源极/漏极接触件是PMOS晶体管的组件。
【附图说明】
[0023]图1是示出单个半导体衬底上的光敏层的图案化的示意图。
[0024]图2示出了在材料去除过程和剥离光敏层之后的半导体器件。
[0025]图3示出了在掺入介电层之后的半导体器件。
[0026]图4示出了在掺入栅极介电材料之后的半导体器件。
[0027]图5示出了位于半导体器件的NMOS部分上的栅极的形成。
[0028]图6示出了位于NMOS晶体管的源极/漏极区上的镍硅化物的形成。
[0029]图7示出了位于NMOS晶体管层之上的层间电介质的形成。
[0030]图8示出了用于制造PMOS晶体管组件的开口的形成。
[0031]图9示出了额外的半导体材料的掺入。
[0032]图10示出了 PMOS晶体管的栅极叠层的形成。
[0033]图11示出了位于PMOS晶体管的源极/漏极区上的镍锗化物的形成。
[0034]图12示出了覆盖层间电介质的掺入。
[0035]图13是示出在单个半导体衬底上产生半导体器件的方法的流程图。
【具体实施方式】
[0036]当设计半导体制造工艺时,一些材料性质限制了形成不同结构的能力。例如,一些半导体结构制造工艺需要将半导体结构暴露于特定的温度水平(例如，不同材料之间的退火工艺需要不同的形成温度)下。当一些结构需要高温时，其他结构由于暴露于那些高温下可以潜在地被损坏。组件制造的策略顺序避免了一些组件规划冲突且扩大了可用半导体配置的组。
[0037]下图描述了一个实例，其中，半导体器件100形成在单个半导体衬底102上，该半导体器件100包括具有镍硅化物源极/漏极接触件126的NMOS晶体管104和具有镍锗化物源极/漏极接触件150的PMOS晶体管106 (在图1至图12中示出)。以下工艺使这些结构能够形成，尽管用于PMOS晶体管106的镍锗化物的形成温度(250°C至300°C)远远低于用于PMOS晶体管104的镍硅化物的形成温度(400°C至600°C )。
[0038]图1是示出单个半导体衬底上的光敏层的图案化的示意图。将硅衬底102划分为分别用于形成NMOS晶体管104和PMOS晶体管106的区104、106。缓冲层(例如，S12) 108和硬掩模(例如，Si3N4) 110形成在硅衬底102上，光敏层(例如，光刻胶)112布置在区104、106的部分上方以在材料去除过程期间(例如，湿蚀刻、干蚀刻)保护下方的层。
[0039]图2示出了在材料去除过程和剥离光敏层112之后的半导体器件100。材料去除过程消除了硅衬底102、缓冲层108和硬掩模110的未受到光敏层112 (现在已经从半导体材料100剥离)保护的一些部分。材料去除过程在硅衬底102内产生一些凹进区114。
[0040]图3示出了在掺入介电层之后的半导体器件100。材料去除过程之后，用诸如S12的介电材料116填充硅衬底102的凹进区。去除硬掩模110和缓冲层108 (例如，通过化学机械抛光/平坦化(CMP)工艺)，留下具有相关联的凹进区(包含介电材料116)的硅衬底102。
[0041]图4示出了在掺入栅极介电材料之后的半导体器件100。用介电材料116填充硅衬底102的凹进区114之后，在硅衬底102和介电材料116的顶部上形成栅极介电材料118。栅极介电材料118由S12或诸如HfO2的高k材料形成。
[0042]图5示出了位于半导体器件100的NMOS部分104上的栅极的形成。从半导体器件100的NMOS部分104去除部分栅极电介质118，在硅衬底102的左侧凸起部分留下较小的栅极电介质部分118。栅电极(例如41、1141、1、11队了&的120沉积在剩余的匪05侧栅极电介质118上以形成栅极叠层122。栅极叠层122由间隔层材料124 (例如，Si02、Si3N4)环绕。对栅极叠层122的最接近的左侧和右侧实施注入工艺形成的NMOS凸起硅衬底部分的区域被指定为NMOS晶体管104的源极/漏极区126。
[0043]图6示出了位于NMOS晶体管104的源极/漏极区上的镍硅化物的形成。在一个实施例中，以阶梯状在源极/漏极区126上形成镍硅化物接触件128。在该实例中，在硅衬底102的源极/漏极区126上形成镍金属层，以形成第一组源极/漏极接触件128。在第一温度(例如，400°C至600°C )下使用源极/漏极区126的硅材料对第一组源极/漏极接触件128进行退火，以形成镍硅化物。然后去除未反应的镍，留下镍硅化物源极/漏极接触件128。
[0044]图7至图12示出了在半导体器件100的不同于NMOS晶体管104的水平面处位于单个半导体衬底102的PMOS区106上的PMOS晶体管106的组件的形成。在本发明的其他实施例中，NMOS晶体管104和PMOS晶体管106形成在半导体器件100的相同或附近的层上。
[0045]图7示出了位于NMOS晶体管层之上的层间电介质的形成。在源极/漏极接触件128和栅电极120上制造多个接触件延伸部(例如，Al、Cu、W、TiN, TaN) 130，以使从半导体器件100的较高层能够连接到那些接触件128和电极120。由诸如S12或PSG的材料在其他