半导体器件及其形成的制作方法
【技术领域】
[0001] 本发明总体涉及半导体技术领域，更具体地，涉及半导体器件及其形成。
【背景技术】
[0002] 接触件或引线用于实现半导体布置中的电连接。这样的接触件由诸如铜的导电材 料形成。在某些条件下，铜扩散进入周围的材料，这样降低了半导体器件的性能。
【发明内容】
[0003] 为解决上述问题，本发明提供了一种半导体器件，包括：第一层，包括钴和钨，且位 于第一开口内；以及铜填料，位于所述第一开口内的所述第一层的上方。
[0004] 在上述半导体器件中，其中，所述铜填料包括第二层，所述第二层包括铜晶种层。
[0005] 在上述半导体器件中，包括位于所述铜填料上方的第三层，所述第三层包括钴和 钨。
[0006] 在上述半导体器件中，包括位于所述铜填料上方的第三层，所述第三层包括钴和 钨；所述第一层具有第一厚度，所述第三层具有第三厚度，所述第三厚度大于所述第一厚 度。
[0007] 在上述半导体器件中，其中，所述第一层包括约30%至约70%的钴和约30%至约 70 %的钨。
[0008] 在上述半导体器件中，其中，所述第一层包括约30%至约70%的钴和约30%至约 70 %的钨；所述第一层包括n型掺杂剂和p型掺杂剂中的至少一种。
[0009] 在上述半导体器件中，其中，所述第一层包括约30%至约70%的钴和约30%至约 70 %的钨；所述第一层包括n型掺杂剂和p型掺杂剂中的至少一种；所述第一层包括所述n 型掺杂剂和所述P型掺杂剂中的至少一种的约5 %至约15%。
[0010] 在上述半导体器件中，其中，介电层的第一侧壁、所述介电层的第二侧壁和衬底的 顶面限定形成所述第一开口。
[0011] 在上述半导体器件中，其中，介电层的第一侧壁、所述介电层的第二侧壁和衬底的 顶面限定形成所述第一开口；所述衬底包括金属和电介质中的至少一种。
[0012] 根据本发明的另一个方面，提供了一种形成半导体器件的方法，包括：在第一开口 内形成包括钴和钨的第一层；以及在所述第一开口内形成位于所述第一层的上方的铜填 料。
[0013] 在上述方法中，其中，形成所述铜填料包括在所述第一开口内形成位于所述第一 层上方的第二层，所述第二层包括铜晶种层。
[0014] 在上述方法中，其中，形成所述铜填料包括在所述第一开口内形成位于所述第一 层上方的第二层，所述第二层包括铜晶种层；形成所述第二层包括通过电化学镀形成所述 第二层。
[0015] 在上述方法中，包括：在所述铜填料的上方形成包括钴和钨的第三层。
[0016] 在上述方法中，其中，形成所述第一层包括通过原子层沉积（ALD)形成所述第一 层。
[0017] 在上述方法中，其中，形成所述第一层包括将包括Ar、H2、N2、He和HN3中的至少一 种的第一气体以约Isccm至约lOOOsccm的第一流速引入腔室内，所述腔室所处的第一温度 介于约200°C至约800°C的范围内以及所处的第一气压介于约0. 5Torr至约760Torr的范 围内。
[0018] 在上述方法中，其中，使用钴前体和钨前体形成所述第一层。
[0019] 在上述方法中，其中，使用钴前体和钨前体形成所述第一层；使用n型掺杂剂和p 型掺杂剂中的至少一种形成所述第一层。
[0020] 根据本发明的又一个方面，提供了一种半导体器件，包括：第一层，包括钴和钨，且 位于第一开口内；铜填料，位于所述第一开口内的所述第一层的上方；以及第二层，位于所 述铜填料的上方，所述第二层包括钴和钨。
[0021] 在上述半导体器件中，其中，所述第一层和所述第二层中的至少一个包括约30% 至约70 %的钴和约30 %至约70 %的钨。
[0022] 在上述半导体器件中，其中，所述第一层和所述第二层中的至少一个包括约5%至 约15%的n型掺杂剂和p型掺杂剂中的至少一个。
【附图说明】
[0023] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚 地讨论,各种部件的尺寸可以被任意增加或减少。
[0024] 图1是根据一些实施例示出了形成半导体器件的方法的流程图。
[0025] 图2根据一些实施例示出了半导体器件。
[0026] 图3根据一些实施例示出了半导体器件。
[0027] 图4根据一些实施例示出了半导体器件。
[0028] 图5根据一些实施例示出了半导体器件。
[0029] 图6根据一些实施例示出了半导体器件。
[0030] 图7根据一些实施例示出了半导体器件。
【具体实施方式】
[0031] 以下公开提供了许多不同的实施例或实例，用于实现所提供主题类型的不同特 征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限 制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第 二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成有额外的部件使得 第一部件和第二部件不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号 和/或字母。这种重复用于简化和清楚，并且其本身不表示所述各种实施例和/或配置之 间的关系。
[0032] 此外，为了便于描述，在此可使用诸如"在…之下"、"在…下面"、"下面的"、"在… 上面"、以及"上面的"等的空间关系术语，以描述如图中所示的一个元件或部件与另一个 (或另一些）元件或部件的关系。除图中所示的方位之外，空间关系术语将包括器件在使用 或操作中的不同的方位。装置可以以其他方式定向（旋转90度或在其他方位），并且可以 对本文中使用的空间关系描述符进行相应地解释。
[0033] 本文提供了多于一种的形成半导体器件的技术以及由其形成的结构。
[0034] 图1中示出了形成半导体器件200的方法100,并且图2至图7示出了由此方法 形成的多于一种的半导体布置。如图7所示，根据一些实施例，半导体器件200包括铜填料 215,其中，铜填料215包括铜沉积层216和第二层213,其中，第二层213是铜晶种层。在一 些实施例中，铜填料215位于第一层206的上方。在一些实施例中，第三层214位于铜填料 215和第一层206的上方。在一些实施例中，第一层206与第一介电侧壁204a、第二介电侧 壁204b和衬底202的顶面203相接触。在一些实施例中，第一层206包括钴和钨，并且具 有比不含有钴和钨的第一层更光滑的侧壁。在一些实施例中，更光滑侧壁减少了沉积的铜 填料215中的缺陷，因此，增强了铜填料215的导电性。在一些实施例中，第三层214包括 钴和钨。在一些实施例中，第一层206和第三层214相较于不包括这样层的半导体器件更 能减低铜扩散。
[0035] 在步骤102中，根据一些实施例，包括钴和钨的第一层206形成在第一开口 218 中，如图3所示。转至图2,在图3之前，根据一些实施例，通过蚀刻，如介电层204的接触 干蚀刻，形成第一开口 218。在一些实施例中，衬底202包括电介质（诸如氧化物）、或金属 (诸如铜）。在一些实施例中，衬底202位于外延层、绝缘体上硅（SOI)结构、晶圆、或由晶圆 形成的管芯的上方。在一些实施例中，介电层204包括硅、氧化物或氮化物中的至少一种。 在一些实施例中，第一开口 218具有第一宽度224。在一些实施例中，第一宽度224是从限 定第一开口 218的第一介电侧壁204a到第二介电侧壁204b测量所得。在一些实施例中， 第一宽度224介于约IOiim至约14iim之间。在一些实施例中，第一开口 218具有第一深 度225,其是从介电层204的顶面209到衬底202的顶面203测量所得。在一些实施例中， 第一深度225介于约750A至约1250A之间。在一些实施例中，如图3所示，第一层206 共形地形成在第一开口 218内。在一些实施例中，第一层206包括钴（Co)和鹤（W)。在一 些实施例中，第一层206包括约30% -约70 %的钴和约30 % -约70 %的钨。在一些实施 例中，第一层206包括n型掺杂剂（诸如磷）或p型掺杂剂（诸如硼）中的至少一种。在 一些实施例中，第一层206包括约5% -约15%的至少一种n型掺杂剂或p型掺杂剂。在 一些实施例中，第一层206具有约5A至约40A的第一厚度219。在一些实施例中，使用原 子层沉积（ALD)形成第一层206。在一些实施例中，第一层206形成在腔室内。在一些实施 例中，通过将包括Ar、H2、N2、He或NH3中的至少一种的第一气体以约Isccm至约1000 sccm 的第一流速引入腔室内形成第一层206。在一些实施例中，腔室所处第一温度介于约200°C 至约800°C的范围内。在一些实施例中，腔室所处第一气压介于约0. 5Torr至约760Torr的 范围内。在一些实施例中，通过将钴前体引入腔室内形成第一层206。在一些实施例中，通 过将钨前体引入腔室内形成第一层206。在一些实施例中，通过将n型掺杂剂或p型掺杂剂 中的至少一种引入腔室内形成第一层206。在一些实施例中，如图4所示，诸如通过化学机 械抛光（CMP)，从介电层204的顶面209去除第一层206。
[0036] 在步骤104