件。
[0031] 图1至图10是根据一些示例性实施例的形成M0S器件的中间阶段的截面图。参 考图1，提供了包括衬底20的晶圆10。衬底20可由诸如娃、碳化娃（SiC)、娃错（SiGi)、 III-V族化合物半导体等的半导体材料形成。浅沟槽隔离（STI)区21形成在衬底20中，且 用于限定M0S器件的有源区。
[0032] 在衬底20上方形成伪栅极堆叠件22。伪栅极堆叠件22包括伪栅极电介质24和 伪栅电极26。在一些示例性实施例中，伪栅极电介质24包括氧化娃。在可选的实施例中， 也使用诸如氮化娃、碳化娃等的其他材料。伪栅电极26可W包括多晶娃。在一些实施例 中，伪栅极堆叠件22还包括位于伪栅电极26上方的硬掩模28。例如，硬掩膜28可W包括 氮化娃，但是也可W使用诸如碳化娃、氮氧化娃等的其他材料。在可选的实施例中，没有形 成硬掩膜28。
[003引例如，根据产生的M0S器件100 (图10)的导电类型，通过向衬底20中注入P型杂 质（诸如测和/或钢）或n型杂质（诸如磯和/或神）来形成轻惨杂漏极/源极（LDD)区 30。例如，当M0S器件100是PM0S器件时，L孤区30是P型区。当M0S器件100是NM0S器 件时，LDD区30是n型区。伪栅极堆叠件22充当注入掩模，使得LDD区30的边缘基本对 准栅极堆叠件22的边缘。
[0034]参考图2,在伪栅极堆叠件22的侧壁上形成栅极间隔件34。在一些实施例中，每 个栅极间隔件34都包括氮氧化娃层34A和氧化娃层34B。在可选的实施例中，栅极间隔件 34包括一层或多层，每层都包括氧化娃、氮化娃、氮氧化娃和/或其他介电材料。有效的形 成方法包括等离子体增强化学汽相沉积（PECVD)、低压化学汽相沉积（LPCVD)、次大气压化 学汽相沉积（SACVD)和其他沉积方法。
[0035] 在半导体衬底20中形成源极和漏极区（下文中称为源极/漏极区）38。在M0S 器件100 (图10)是pMOS器件的实施例中，源极/漏极区38是P型的。在M0S器件100是 nMOS器件的实施例中，源极/漏极区38是n型的。在一些实施例中，在半导体衬底20中形 成源极/漏极应力源（也标为38)。源极/漏极应力源形成为至少部分源极和漏极区38。 图2示出了源极/漏极区38与相应的源极/漏极应力源完全重叠的实施例。在可选的实 施例中，源极/漏极区38与源极/漏极应力源部分重叠。
[0036] 而且，在M0S器件100 (图10)是nMOS器件的实施例中，源极/漏极应力源38可 W包括磯化娃（SiP)、碳化娃（SiC)等。在M0S器件100是pMOS器件的实施例中，源极/漏 极应力源38可W包括娃错（SiGe)。可W通过蚀刻半导体衬底20 W在其中形成凹槽，且然 后实施外延W在凹槽中生长源极/漏极应力源38,从而实现源极/漏极应力源38的形成。
[0037] 参考图3,在栅极堆叠件22和源极/漏极区38的上方形成接触蚀刻停止层 (CE化)40。在一些实施例中，CE化40包括氮化娃、碳化娃或其他介电材料。在CE化40上方 形成层间电介质（ILD)42。毯式形成ILD42W使其高度高于伪栅极堆叠件22的顶面。例 如，ILD42可W包括例如使用可流动的化学汽相沉积（FCVD)形成的可流动的氧化物。ILD42 还可W是使用旋涂形成的旋涂玻璃。例如，ILD42可W包括磯娃酸盐玻璃（PSG)、测娃酸盐 玻璃炬SG)、测惨杂的磯娃酸盐玻璃炬PSG)、原娃酸四己醋（TE0巧氧化物、TiN、SiOC或其 他低k无孔介电材料。
[0038] 图4示出了例如使用化学机械抛光（CMP)实施的平坦化步骤。实施CMP W去除 ILD42和CE化40的过量部分，其中，过量部分位于硬掩膜28的顶面上方。因此，暴露伪栅极 堆叠件22。在可选的实施例中，在CMP期间去除硬掩模28,其中，CMP在伪栅电极26的顶 面上停止。
[0039] 接下来，去除伪栅极堆叠件22。形成凹槽44 W作为去除伪栅极堆叠件22的结果， 其中，在图5中示出了产生的结构。在一些实施例中，凹槽44的宽度化小于约25nm，且可 W在约18nm和约22nm的范围内。然而，应该理解，贯穿说明书所列举的值仅仅是实例，且 可W改变为不同的值。而且，凹槽44的深度D1可W大于约40皿，凹槽44的纵横比D1/W1 可W大于约1. 3,且可W大于约7. 0,或大于约10。小宽度化和大深度D1的该种高的纵横 比要求随后形成的金属层是共行的，从而实现需要的性能。
[0040] 图6至图9示出了替换栅极堆叠件的形成。参考图6,形成了栅极介电层46。在 一些实施例中，栅极介电层46包括界面层（比，栅极介电层46的较低部分），该界面层为 介电层。在一些实施例中，IL层包括诸如氧化娃层的氧化物层，其可W通过衬底20的热氧 化、化学氧化或沉积步骤形成。栅极介电层46也可W包括高k介电层（栅极介电层46的 上部），高k介电层包括诸如氧化給、氧化铜、氧化铅等的高k介电材料。高k介电材料的介 电常数化值）大于3.9,且可W大于约7.0,且有时高达21.0 W上。高k介电层位于界面 电介质的上面，且可W接触界面电介质。
[0041] 如图6所示，在栅极介电层46上方形成扩散阻挡层48。在一些实施例中，扩散阻 挡层48包括TiN、TaN或它们的组合层。例如，扩散阻挡层48可W包括TiN层（扩散阻挡 层48的较低部分），和位于TiN层上方的TaN层（扩散阻挡层48的较高部分）。TiN层的 厚度可W低于约65A，且TaN层的厚度可W低于约20A。
[0042] 参考图7,形成金属层50。根据一些实施例，金属层50可W包括铁铅（TiAl)。在 产生的M0S器件100(图10)是N型M0S(NM0巧器件的实施例中，金属层50接触扩散阻挡层 48。例如，在扩散阻挡层48包括TiN层和TaN层的实施例中，金属层50可W与TaN层物理 接触。在产生的M0S器件100(图10)是P型M0S(PM0巧器件的可选实施例中，额外的TiN 层（未示出）形成在TaN层（位于扩散阻挡层48中）和上覆的金属层50之间，且与TaN 层和上覆的金属层50接触。额外的TiN层提供适用于PM0S器件的功函，该功函高于娃的 价带和导带中间的中间间隙功函（约4. 5eV)。高于中间间隙功函的功函称为P功函，且具 有P功函的相应的金属称为P金属。
[0043] 金属层50提供了适用于NM0S器件的功函，该功函低于中间间隙功函。低于中间 间隙功函的功函称为n功函，具有n功函的相应的金属可W称为n金属。在一些实施例中， 金属层50是功函低于约4. 3eV的n金属。金属层50的功函还可W在约3. 8eV和约4. 6eV 的范围内。
[0044] 可W通过物理汽相沉积（PVD)实现金属层50的形成。根据本发明的一些实施例， 金属层50在高于室温（例如，约2(TC到约25C )的温度下形成。选择温度使得金属层50 具有较大的体积百分比（或原子百分比）（例如，大于约5%的具有晶体结构而不是原子结 构）。体积百分比是由金属层50的晶体结构的总体积除W金属层50的总体积计算得到的。 金属层50的晶体结构可W是六方密堆积（HCP)结构。金属层50也可W是富伽马的，其表 示y-TiAl(lll)。金属层50中的晶体结构的体积百分比也可W大于约80%，且可W在约 80 %和约100%的范围内。
[0045] 为了增大金属层50中的晶体结构的体积百分比，在形成金属层50期间，增大晶 圆10的温度，例如，大于约20(TC。该温度还可W在约15CTC到约45CTC的范围内。然而， 如果在室温或稍微较高的温度下形成金属层50 (可W包括TiAl)，产生的整体金属层50将 具有非晶结构。晶体结构的百分比的增长使铅原子更加活跃，且因此导致产生的M0S器件 100 (图10)的饱和电流大于整体金属层50具有原子结构的情况。
[0046]图11示出了试验结果，该结果示出了金属层50的X线衍射图案，其