一种应变沟道晶体管及其制备方法
【技术领域】
[0001]本发明涉及半导体制备领域，具体涉及一种应变沟道晶体管及其制备方法。
【背景技术】
[0002]现有技术中，为了满足晶体管的低功率和高工作效率的趋势，开发出应变沟道晶体管，其沟道形成为大的晶格参数，从而提高电荷通过沟道的迁移率。
[0003]随着人们对高性能半导体器件的不断追求，MOSFET的关键尺寸不断缩小，而关键尺寸的缩小意味着在芯片上下可布置更多数量的晶体管，进而提高器件性能。但是随着器件面积的不断缩小，问题也随之而来，由于现有工艺及设备的限制，很难制备出完全理想的栅氧化层，而电源电压无法得到良好的保证，因此很难控制由于器件尺寸的缩小从而带来的短沟道效应(SCE，Short Channel Effect)。为了降低短沟道效应对器件性能造成的不利影响，超浅结(USJ)技术被开发出来，但是采用超浅结技术会显著增加抑制结电容和漏电流的难度，尤其是对于NMOS的源漏极(source/drain, S/D)注入，需要精确控制注入的条件，这对现有技术也是一项巨大的挑战。
[0004]由于很难得到理想的电源电压，因此在在漏极/晕状区(halo)交界处一般有高电场的存在，尤其是在重掺晕状区(halo)尤其严重。
[0005]为了获得具有更加优良性能的沟道晶体管，当前的65nm及以下的HKMG工艺中普遍采用了 SiGe衬底和间隔墙并采用LDD工艺来改善结电容和结漏电流，但是本领域技术人员在WAT测试过程中发现，用上述技术方案制备出的器件具有较差的NBTKNegative BiasTemperature Instability,负偏压温度不稳定性)和 HCI (hot-carrier inject1n,热载流子效应)，同时DIBL (Drain Induced Barrier Lowering,漏感应势鱼降低效应)和1ff(漏电流)也与预期存在一定差距，这是由于靠近栅极边缘的SiGe沟道材料层产生了较高的应力效果，从而影响了器件的性能。
[0006]现有技术中，为了抑制上述源漏对沟道所产生的不利影响，可在沟道形成之后，然后将源漏极刻蚀掉然后再生长SiC外延层，但是在此过程中，两边的生长的SiC外延层会对沟道产生压应力，这也会影响沟道载流子迁移率，进而降低器件性能。
【发明内容】
[0007]根据以上不足，本发明提供了一种应变沟道晶体管及其制备方法，通过采用SOI结构来提高NMOS器件的可靠性:
[0008]一种应变沟道晶体管的制备方法，其中，包括以下步骤:
[0009]步骤S1、提供一 SOI结构，该SOI结构自下而上依次包括衬底、埋氧层和硅化物层；沉积一掩膜层将所述SOI结构上表面予以覆盖并刻蚀去除部分掩膜层；
[0010]步骤S2、以剩余的掩膜层为掩膜刻蚀部分所述硅化物层和埋氧层至所述衬底的上表面停止形成沟槽；
[0011]步骤S3、在所述沟槽内制备应变沟道层；
[0012]步骤S4、制备一侧墙将沟槽暴露的侧壁表面予以覆盖后，继续在应变沟道层暴露的上表面制备一栅介质层；
[0013]步骤S5:填充栅极材料层充满所述沟槽并抛光至所述剩余掩膜层上表面；
[0014]步骤S6:去除剩余掩膜层并在剩余硅化物层上方生长一层外延层，进行源漏制备工艺。
[0015]上述的方法，其中，所述衬底为锗衬底，所述掩膜层材质为氮化硅。
[0016]上述的方法，其中，根据工艺需求来选择是否对所述硅化物层进行源漏掺杂。
[0017]上述的方法，其中，采用以下工艺在所述沟槽内制备形成应变沟道层:
[0018]采用第一外延生长工艺在沟槽底部生长一层锗材料层后，继续采用第二外延生长工艺在所述锗材料层的上表面生长一层硅材料层。
[0019]上述的方法，其中，所述栅极材料层为多晶硅层或金属层。
[0020]上述的方法，其中，所述栅介质层的材质根据所述栅极的材料而设定；
[0021]当所述栅极材料层为多晶硅层时，所述栅介质层的材质为二氧化硅；当所述栅极材料层为金属层时，所述栅介质层的材质为金属。
[0022]上述的方法，其中，采用原位掺杂工艺或离子注入工艺进行源漏制备工艺，且原位掺杂工艺或离子注入工艺的离子均为硼离子。
[0023]上述的方法，其中，所述外延层的顶面高度低于所述栅极材料层的顶面高度。
[0024]上述的方法，其中，所述硅化物层和外延层的材质均为碳化硅。
[0025]上述的方法，其中，所述侧墙的材质为二氧化硅。
[0026]一种应变沟道晶体管，其中，包括:
[0027]衬底，所述衬底之上形成有栅极，所述栅极的侧壁形成有侧墙；
[0028]源极和漏极，所述源极和漏极位于栅极两侧的衬底上表面，位于所述源极和漏极区域均形成有一层硅化物层及位于该硅化物层之上的外延层；
[0029]沟道区，所述沟道区位于所述源极和漏极之间，位于所述沟道区形成有位于所述衬底之上的第一半导体材料层和位于该第一半导体材料层之上的第二半导体材料层；
[0030]所述外延层与所述第二半导体材料层及所述侧墙接触；所述硅化物层与所述第一半导体材料层接触；
[0031]所述第一半导体材料层的晶格常数大于所述第二半导体材料层的晶格常数。
[0032]上述的应变沟道晶体管，其中，所述衬底为锗衬底。
[0033]上述的应变沟道晶体管，其中，所述栅极为多晶硅栅或金属栅，所述栅极的侧墙材质为二氧化硅。
[0034]上述的应变沟道晶体管，其中，所述栅极与所述沟道区之间形成有一栅介质层，所述栅介质层的材质根据所述栅极的材料而设定；
[0035]当所述栅极为多晶硅栅时，则所述栅介质层的材质为二氧化硅；当所述栅极为金属栅时，则所述栅介质层的材质为金属。
[0036]上述的应变沟道晶体管，其中，所述第一半导体材料层为锗材料层，所述第二半导体材料层为硅材料层；
[0037]所述第一半导体材料层和第二半导体材料层均通过外延生长形成。
[0038]上述的应变沟道晶体管，其中，所述硅化物层与所述衬底之间形成有一层埋氧层。
[0039]上述的应变沟道晶体管，其中，所述硅化物层及所述外延层的材质均为碳化硅。
[0040]上述的应变沟道晶体管，其中，所述外延层的顶面高度低于所述栅极的顶面高度。
[0041]由于本发明采用了以上技术方案，外延生长的锗会在沟道中产生一较高的应力，有利于提高沟道的载流子迁移率，同时可显著改善热载流子效应，提升器件性能。
【附图说明】
[0042]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
[0043]图1为本发明提供的SOI结构示意图；
[0044]图2为本发明沉积掩膜层并在掩膜层中形成沟槽后的示意图；
[0045]图3为本发明刻蚀SOI形成沟槽的示意图；
[0046]图4为本发明制备应变沟道层的示意图；
[0047]图5为在沟槽内形成侧墙及栅介质层后的示意图；
[0048]图6-A为沉积多晶硅栅材料层后的示意图；
[0049]图6-B为沉积金属栅材料层后的示意图；
[0050]图7为去除剩余掩膜层后的示意图；
[0051]图8为外延生长及源漏掺杂后的示意图。
【具体实施方式】
[0052]下面结合附图对本发明的【具体实施方式】作进一步的说明:
[0053]如图1?8所示，本申请中的一种应变沟道晶体管的制备方法，包括以下步骤:
[0054]步骤S1:提供一S0I(Silicon On Insulator,绝缘体上娃)结构,该结构自下而上依次包括衬底1、埋氧层2和硅化物层3 ;优选的，衬底I为锗(Ge)衬底，硅化物层3材质为氮化硅(SiC)，且该硅化物层3厚度为20?50nm，如图1所示结构。在本发明的实施例中，根据工艺需求来选择是否对硅化物层3进行预先源漏掺杂，具体相关描述可参见下文；
[0055]沉积一层掩膜层4覆盖在硅化物层3的上表面，进行图案化工艺并对掩膜层4进行刻蚀，在掩膜层4中形成刻蚀窗口，如图2所示。优选的，该掩膜层4材质为氮化硅(SiN)。
[0056]步骤S2:以剩余的掩膜层4'为掩膜，依次刻蚀硅化物层3和埋氧层2至衬底I的上表面停止，形成沟槽101，如图3所示。
[0057]步骤S3:在沟槽101中生长应变沟道层以定义出沟道区，如图4所示。具体的，本发明采用两步外延生长工艺形成该应变沟道层，其步骤如下:
[0058]I)首先采用第一外延生长工艺在沟槽101底部生长一锗(Ge)材料层5，并保证该锗材料层5的顶面平面位于与剩余第一硅化物层3'的顶面上下几纳米，而优选的，该锗材料层5的顶面平面与剩余第一硅化物层3'保持平齐；
[0059]2)在形成锗材料层5后，再于该锗材料层5的上表面外延生长一层厚度为5?20nm的硅(Si)材料层6。
[0060]步骤S4:制备一侧墙7将沟槽暴露的侧壁表面予以覆盖后，再于硅材料层6暴露的上表面制备一栅介质层8，如图5所示。具体步骤为:
[0061]I)沉积一层侧墙薄膜将器件表面予以覆盖，优选的，该侧墙薄膜材质为二氧化硅(S12),然后对该侧墙薄膜进行刻蚀，并最终在沟槽暴露的侧壁表面形成侧墙7 ；
[0062]2)侧墙7形成后，再于沟槽底部制备一栅介质层8将暴露的硅材料层5的上表面进行覆盖，该栅介质层8根据后续制备栅极的类型而设定，具体可参照下文相关描述。
[0063]步骤S5:沉积一栅极材料层9将沟槽101予以填充，然后进行化学机械研磨工艺(