一种半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及半导体制造领域，特别涉及一种半导体器件及其制造方法。
【背景技术】
[0002] 目前，在CM0SFET (互补金属氧化物半导体场效应晶体管）制造工艺的研究可大概 分为两个方向，即前栅工艺和后栅工艺。
[0003] 后栅工艺目前广泛应用于先进的集成电路工艺制造中，其通常是先形成伪栅和源 漏区，而后去除伪栅并在栅沟槽中重新填充高k金属栅堆叠的替代栅极。由于栅极形成在 源漏极之后，此工艺中栅极不需要承受很高的退火温度，对栅层材料选择更广泛并且更能 体现材料本征的特性。
[0004] 现有技术中多采用CVD、PVD等常规方法制备Al、Mo等金属作为替代栅极的金属填 充层，然而其台阶覆盖性较差，后续的CMP工艺难W实现对小尺寸器件的超薄金属层的控 巧1|，制备的金属层的质量无法满足40nm W下的工艺要求。
[0005] ALD(原子层沉积）工艺是基于化学吸收的表面限制反应，能够提供固有的单层沉 积，在高深宽比缝隙中具有100%的台阶覆盖率。目前，在后栅工艺中通常采用ALD工艺进 行金属鹤（W)的填充来形成替代栅极的顶层金属，W提供具有良好台阶覆盖率和缝隙填充 能力的高质量金属层，满足40nm W下尺寸的器件的要求。
[0006] 然而，ALD制备W时，多采用测焼（B2&)与WFe来作为前驱物，其中B会扩散进入金 属栅极W及高k材料的栅极绝缘层中，该会影响器件的性能和可靠性。
【发明内容】
[0007] 本发明的目的旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法，避 免ALD制备W时测的扩散，提高器件的性能。
[0008] 本发明提供了一种半导体器件的制造方法，应用于后栅工艺中，包括：
[0009] 在衬底上形成栅沟槽；
[0010] 在栅沟槽中形成栅介质层W及其上的金属栅极层；
[0011] 在金属栅极层表面上形成扩散阻挡层；
[0012] 采用ALD工艺，在扩散阻挡层上形成填满栅沟槽的鹤层，所述扩散阻挡层阻挡形 成鹤层过程中的前驱物中离子的扩散。
[0013] 可选地，形成所述扩散阻挡层和鹤层的步骤具体为：
[0014] 采用ALD工艺，对金属栅极层进行N&表面预处理；
[0015] 采用ALD工艺，通入形成鹤层的前驱物，在该表面上形成氮化鹤的扩散阻挡层，W 及在扩散阻挡层上形成鹤层。
[0016] 可选地，前驱物为BsHe与WFe，或者SiH4与WFe。
[0017] 可选地，形成扩散阻挡层的步骤具体为：
[001引进行预热；
[0019] 通过将含娃气体进行分解形成娃的扩散阻挡层。
[0020] 可选地，在形成栅介质层之后，形成金属栅极层之前，还包括步骤；在所述栅介质 层上形成金属阻挡层。
[0021]可选地，所述金属阻挡层包括A1、Ti、TiAl、TiN、WN及其组合。
[0022] 此外，本发明还提供了由上述方法形成的半导体器件，包括：
[0023]衬底；
[0024] 衬底上的栅沟槽；
[00巧]栅沟槽中的栅介质层W及其上的金属栅极层；
[0026] 金属栅极层上的扩散阻挡层；
[0027] 扩散阻挡层上填满栅沟槽的鹤层；其中，所述扩散阻挡层阻挡形成鹤层过程中的 前驱物中离子的扩散。
[0028] 可选地，所述扩散阻挡层为氮化鹤或娃。
[0029] 可选地，在栅介质层与金属栅极层之间还包括金属阻挡层。
[0030] 可选地，所述金属阻挡层包括A1、Ti、TiAl、TiN及其组合。
[0031] 本发明实施例提供的半导体器件及其制造方法，在金属栅极层的表面上形成了扩 散阻挡层，该扩散阻挡层阻挡ALD形成鹤层时前驱物中离子的扩散，有效提高了器件的性 能W及可靠性。
[0032] 进一步地，在进行ALD形成鹤层之前，对金属栅极层的表面进行N&的预处理，该 样，通过ALD形成氮化鹤的阻挡层，进而原位形成鹤层，工艺简单且集成度高。
【附图说明】
[0033] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中：
[0034] 图1-13示出了根据本发明实施例的制造方法形成半导体器件的各个制造过程的 截面示意图；
[0035] 图14示出了根据奔本发明实施例的制造方法原位形成鹤层的示意图。
【具体实施方式】
[0036] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0037] 在本发明中，为应用于后栅工艺中的半导体器件的制造方法，解决替代栅极的顶 层金属鹤形成中，前驱物中的离子向下扩散而影响器件性能、降低器件可靠性的问题。W下 将结合具体的实施例和附图进行详细的说明。
[0038] 首先，形成伪栅结构，如图1所示。
[0039] 具体地，首先，提供衬底，参考图1所示。
[0040] 衬底1可W是体娃、绝缘层上娃（SOI)等常用的半导体娃基衬底，或者体Ge、绝缘 体上Ge (GeOI )，也可W是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依 据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导 体器件例如为场效应晶体管（MOSFET)，因此从与其他工艺兼容W及成本控制的角度考虑， 优选体娃或SOI作为衬底1的材料。此外，衬底1可W具有惨杂W形成阱区(未示出），例如 PM0S器件中n衬底中的P-阱区。在本实施例中，衬底1为体娃衬底。
[0041] 而后，在衬底1上淀积衬垫层2,参考图1所示。
[0042] 所述衬垫层2可W为氮化物、氧化物或氮氧化物，例如氮化娃、氧化娃和氮氧化娃 等，可W通过LPCVD、PECVD、皿PCVD、RT0等常规工艺沉积形成衬垫层2,衬垫层2用于稍后 刻蚀的停止层，W保护衬底1，其厚度依照刻蚀工艺需要而设定。在本实施例中，衬垫层2为 氧化娃。
[0043] 而后，在衬垫层2上淀积伪栅极3,参考图1所示。
[0044] 通过1?00)、？600)、皿?00)、186、40)、蒸发、姗射等常规工艺沉积形成伪栅极3，其 材质包括多晶娃、非晶娃、微晶娃、非晶碳、非晶错等及其组合，用在后栅工艺中W便控制栅 极形状。在本实施例中，伪栅极3为多晶娃。
[0045] 接着，刻蚀图案化衬垫层2和伪栅极3,从而形成伪栅结构，如图1所示。
[0046] 而后，进一步形成栅极结构W外的半导体器件的其他结构，参考图1-3所示。
[0047] 具体地，首先，进行第一次源漏离子注入，W伪栅结构为掩膜，在伪栅极结构两侧 的衬底1中形成轻惨杂、浅pn结的源漏扩展区化，也即L孤结构，如图1所示。
[0048]随后，在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极结构周围的衬底1 上形成栅极侧墙5。栅极侧墙5的材质包括氮化物、氧化物、氮氧化物、DLC及其组合，可W 选择与衬垫层2和伪栅极3均不同的材质，W便于选择性刻蚀。特别地，栅极侧墙5可W包 括多层结构(未示出），例如具有垂直部分W及水平部分的剖面为L形的第一栅极侧墙，W及 位于第一栅极侧墙水平部分上的高应力的第二栅极侧墙，第二栅极侧墙的材质可包括SiN 或类金刚石无定形碳（DLC)，应力优选大于2GPa。
[004引接着，W栅极侧墙5为掩模，进行第二次源漏离子注入，在伪栅极侧墙5两侧的衬 底1中形成重惨杂、深pn结的源漏重惨杂区4H。源漏扩展区化与源漏重惨杂区4H共同构 成M0SFET的源漏区4,其惨杂类型和浓度、深度依照M0SFET器件电学特性需要而定。
[0050] 而后，优选地，参照图2,可W在整个器件上形成应力衬层6。通过LPCVD、阳CVD、 皿PCVD、MBE、ALD、磁控姗射、磁过滤脉冲阴极真空弧放电（FCVA )技术等常规工艺，形成应力 衬层6,覆盖了源漏区4、栅极侧墙5 W及伪栅极3。应力衬层6的材质可W是氧化娃、氮化 娃、氮氧化娃、DLC及其组合。本实施例中，应力衬层6的材质是氮化娃，并且更优选地具有 应力，其绝对值例如大于IGPa。对于PM0S而言，应力衬层6可W具有压应力，绝对值例如大 于3GPa ;对于NM0S而言，应力衬层6可W具有张应力，其绝对值例如大于2GPa。应力衬层 6的厚度例如是10~1000皿。此外，应力衬层6还可W是DLC与氮化娃的组合，或者是惨 杂有其他元素的氮化娃，例如惨杂C、F、S、P等其他元素W便提高氮化娃应力。
[0051] 接着，形成层间介质层并且进行刻蚀露出伪栅极。通过旋涂、喷涂、丝网印刷、CVD 等常规方法形成低k材料的ILD7,其材质包括但不限于有机低k材料(例如含芳基或者多 元环的有机聚合物)、无机低k材料(例如二氧化娃、无定形碳氮薄膜、多晶测氮薄膜、氣娃玻 璃、BSG、PSG、BPSG )、多孔低k材料(例如二娃H氧焼（SSQ )基多孔低k材料、多孔二氧化娃、 多孔SiOCH、惨C二氧化娃、惨F多孔无定形碳、多孔金刚石、多孔有机聚合物)。采用回刻 (湿法和/或干法刻蚀)、CMP等技术平坦化ILD7和应力衬层6,直至暴露出伪栅极3,如图3 所示。
[0052] 而后，形成栅沟槽3T所示，如图4所示。
[0053] 对于多晶娃、非晶娃、微晶娃等Si基材质的伪栅极3,可W采用TM