多层半导体器件的制作方法
【专利说明】多层半导体器件
[0001]相关申请的交叉引用
[0002]于2014年4月7日提交的日本专利申请N0.2014-078676的公开包括说明书、附图和摘要，其全部内容通过引用并入本文。
技术领域
[0003]本发明涉及一种具有其中层叠的多个核心芯片的多层半导体器件。更具体地，本发明有利地适应于包含给内部电路稳定地提供电力的电路的多层半导体器件。
【背景技术】
[0004]对于稳定工作的半导体集成电路，在其核心芯片内生成稳定的内部电力是非常重要的。
[0005]通常，通过内部电源电路生成稳定的电力具有两种方法。一种方法涉及增加电源电路的操作电流以使后者改善其响应速度。应该注意，这种技术必然会使功耗增加。
[0006]为了抑制操作电压相对于操作电流的波动，另一种方法涉及在半导体器件中布置补偿电容以增加要被积累的电荷。应该注意，这种技术必然会使芯片面积增加。
[0007]在设计半导体器件产品之后，以最少增加电流消耗和芯片面积的方式设计内部电源电路是要探索的长期目标。
[0008]同时，存在作为增加集成电路规模的方法的在单个半导体器件中具有层叠的多个核心芯片的技术，同时使半导体器件的底座面积最小化。
[0009]关于上述技术，日本未审专利申请公开N0.2012-209497公开了与使用穿透电极的多层半导体器件有关的技术。根据上面引用的专利文献中公开的技术，接口芯片的穿透电极和核心芯片的穿透电极被按位排成一条线以在平面方向上消除高电阻布线。这个技术抑制了外部电源电压的下降，使得核心芯片供有稳定的外部电源电压。
【发明内容】
[0010]本发明的目的在于，以在不增加电流消耗或层叠芯片的面积的情况下使层叠芯片得到稳定的内部电源电压的方式，有效利用使用穿透电极的多层半导体器件的结构。基于阅读随后的描述和附图，本发明的进一步目的和优势将是显而易见的。
[0011]下面通过借助在随后的描述中使用的一些附图标记概括用于实现上述目的的方法。为了使本申请要求的权利和本发明的具体实施例之间对应关系更清楚，虽然在本文中增加了附图标记，但这些附图标记不应被理解为限制权利要求中规定的该发明的技术范围。
[0012]根据本发明的一个实施例，多个核心芯片(40-1至40-N)被层叠，且在各个核心芯片中的内部电源生成电路(44)具有它们的通常通过使用穿透这些核心芯片(40-1至40-N)的电极(440)耦合的输出。
[0013]根据上述实施例，通常能经由穿透层叠的核心芯片的电极耦合各个核心芯片中的内部电源生成电路的输出。
【附图说明】
[0014]图1A是示出根据现有技术的多层半导体器件的典型结构的透视图；
[0015]图1B是示出现有技术的多层半导体器件的结构的图1A中沿线A-A截取的截面图；
[0016]图2A是示出作为本发明的第一实施例的多层半导体器件的典型结构的透视图；
[0017]图2B是示出作为第一实施例的多层半导体器件的结构的图2A中沿线B-B截取的截面图；
[0018]图2C是示出作为第一实施例的多层半导体器件的典型结构的方块电路图；
[0019]图3A是示出作为本发明的第二实施例的多层半导体器件的典型结构的透视图；
[0020]图3B是示出作为第二实施例的多层半导体器件的结构的图3A中沿线B-B截取的截面图；
[0021]图4A是示出作为本发明的第三实施例的多层半导体器件的典型结构的透视图；
[0022]图4B是示出作为第三实施例的多层半导体器件的结构的图4A中沿线B-B截取的截面图；
[0023]图5是示出作为本发明的第四实施例的多层半导体器件的典型结构的截面图；和
[0024]图6是示出作为本发明的第五实施例的多层半导体器件的典型结构的截面图。
【具体实施方式】
[0025]下面参考附图描述用于实现本发明的一些优选实施例。为了更好的理解这些实施例，首先将说明作为比较例的根据现有技术的多层半导体器件的典型结构。
[0026]现有技术
[0027]图1A是示出根据现有技术的多层半导体器件的典型结构的透视图。图1B是示出现有技术的多层半导体器件的结构的图1A中沿线A-A截取的截面图。
[0028]现在将说明如图1A和IB所示的构成的多层半导体器件的部件。图1A示出的多层半导体器件具有衬底10、第一核心芯片20-1、第二核心芯片20-2，…，和第N核心芯片20-N。在这里，数字N是等于层叠核心芯片的总数的预定整数。在随后的描述中，落在I至N范围内的任何整数用“i”表示，使得第一核心芯片20-1至第N核心芯片的每个核心芯片被表示为“核心芯片20-1”。所有核心芯片20-1都具有相同的结构。
[0029]衬底10在其底侧上具有外部第一电源凸块112、外部第二电源凸块122和多个信号凸块132。衬底10在其上表面上还具有外部第一电源端子113、外部第二电源端子123和未示出的多个信号端子。而且，衬底10具有外部第一电源线111、外部第二电源线121和未不出的多个信号线。
[0030]每个核心芯片20-1具有外部第一电源穿透电极210、外部第二电源穿透电极220、基准电压生成电路23、内部电源生成电路24、内部电路25、外部第一电源线211、外部第二电源线221、基准电压线231和内部电源线241。
[0031]在每个核心芯片20-1中，外部第一电源穿透电极210具有布置在核心芯片20-1底侧上的外部第一电源凸块212和布置在核心芯片20-1上表面上的外部第一电源端子213。同样地，在每个核心芯片20-1中，外部第二电源穿透电极220具有布置在核心芯片20-1底侧上的外部第二电源凸块222和布置在核心芯片20-1上表面上的外部第二电源端子 223。
[0032]下面说明图1A和IB示出的部件之间的耦合关系。核心芯片20-1以其分枝数的升序自下而上层叠排列。第一核心芯片20-1至第N核心芯片20-N的聚合体安装在衬底10上。在该上下文中，上下方向表示图1A和IB给出的坐标系统中的Z方向。Z方向垂直于在该坐标系统的X-Y方向中布置的衬底的平面方向。
[0033]关于衬底10，外部第一电源凸块112经由外部第一电源线111耦合到外部第一电源端子113。同样地，外部第二电源凸块122经由外部第二电源线121耦合到外部第二电源端子123。
[0034]第一核心芯片20-1的外部第一电源穿透电极210经由外部第一电源凸块212耦合到衬底10的外部第一电源端子113。同样地，第一核心芯片20-1的外部第二电源穿透电极220经由外部第二电源凸块222耦合到衬底10的外部第二电源端子123。
[0035]另外，第一核心芯片20-1的外部第一电源穿透电极210经由外部第一电源端子213耦合到第二核心芯片20-2的外部第一电源穿透电极210。同样，第一核心芯片20_1的外部第二电源穿透电极220经由外部第二电源端子223耦合到第二核心芯片20-2的外部第二电源穿透电极220。
[0036]相邻的核心芯片之间的穿透电极向下的耦合的关系可以使用涉及在2和N之间的、包含2和N的数字“i”的表述来概括:第i核心芯片20-1的外部第一电源穿透电极210经由外部第一电源凸块212耦合到第(1-Ι)核心芯片20-(1-l)的外部第一电源穿透电极210。同样，第i核心芯片20-1的外部第二电源穿透电极220经由外部第二电源凸块222耦合到第(1-Ι)核心芯片20-(1-l)的外部第二电源穿透电极220。
[0037]另外，相邻核心芯片之间的穿透电极的向上的耦合的关系可以使用涉及在I和N-1之间的、包含I和N-1的数字“i”的表述来概括:第i核心芯片20-1的外部第一电源穿透电极210经由外部第一电源端子213耦合到第(i+1)核心芯片20-(i+l)的外部第一电源穿透电极210。同样，第i核心芯片20-1的外部第二电源穿透电极220经由外部第二电源端子223耦合到第(i+1)核心芯片20-(i+l)的外部第二电源穿透电极220。
[0038]因此，重要的是各个核心芯片20-1的外部第一电源凸块212和外部第一电源端子213位置对应地穿过层叠的多层核心芯片20-1。这同样适用于外部第二电源凸块222和外部第二电源端子223之间的位置关系。
[0039]在每个核心芯片20-1中，外部第一电源线211