天线效应放电回路及其制造方法
【技术领域】
[0001]本发明是有关于一种存储器装置及其制造方法，特别是指用于多阶三维叠层装置的内连接结构。
【背景技术】
[0002]在集成电路的制造中，某些工艺使用活化性离子(activated 1ns)。举例来说，包括金属刻蚀、光刻胶剥离，以及金属间介电质沉积等后端工艺，皆涉及等离子体，以在受处理晶粒内的结构感应电荷。此种在工艺期间对结构的充电被称为天线效应。
[0003]天线效应感应的电荷可能损坏装置中的结构，包括影响装置效能的结构。举例来说，在存储器装置中，字线或其它相对较大的导电结构可以承受较大的天线效应的累积电荷。字线上的电荷累积可暴露闪存内的隧穿介电质、栅极介电质，以及多晶硅内的介电质，使其被累积电荷损坏。此外，使用在介电电荷储存单元的电荷储存结构特别容易受到此类损坏。
[0004]等离子体感应电荷可为正或负，此为其一特征，因其感应电荷的种类可产生不同类型的损坏。
[0005]一种防止或减少天线效应的方法于在美国专利7，196, 369中描述，发明名称为"PLASMA DAMAGE PROTECT1N CIRCUIT FOR A SEMICONDUCTOR DEVICE"，发明人为 Chouet al.。亦可参照美国专利 7，317，633，发明名称为"PROTECT1N OF NROM DEVICES FROMCHARGE DAMAGE"，发明人为 Lusky et al.
[0006]已有报导指出等离子体充电效应在S0N0S电荷捕获装置具有关键作用。多数的闪存产品采用PN 二极管保护，或聚合物保险丝(poly fuse)保护。然而，这两种方法都有限制。对于PN 二极管保护，字线WL的操作电压被限制在二极管的反向，且必须低于崩溃电压(breakdown voltage)。此外，PN 二极管仅在崩溃电压之后提供保护，因此不能保护中程电压(medium-range voltages)。对于聚合物保险丝保护,则必须在测量之前使保险丝破裂。保险丝保护只适合小的测试装置，而不适合用于产品设计。此外，如果破裂偏差过大，也可能会干扰装置。
[0007]静电放电(electro static discharge, ESD)电路已设置在集成电路的探测垫中，以防止膨胀的外部电子脉冲损坏装置。然而，静电放电电路通常藉相对高的电压启用，不能提供中电压保护。
[0008]因此，需要提供一种保护电路，可在集成电路的工艺中避免电荷损坏。此外，保护电路不应在工艺后影响装置运作。
【发明内容】
[0009]有鉴于此，本发明实施例提供了一种天线效应放电电路，用于具有多个图案化导体的装置，图案化导体例如是图案化多晶硅层及金属层，且其在工艺中可能暴露在高能量等离子体或其它电荷感应环境。天线效应放电电路具有一端及一栅极，该端连接装置上的一节点，节点受保护以避免电荷累积，栅极例如是电路中场效应晶体管的栅极。一电容耦接在天线效应放电电路的栅极至基板。一电压供应电路用以提供电压，在装置的操作期间，此电压足够于关闭状态偏置天线效应放电电路。上层的一图案化导体(较佳为最上层)连接天线效应放电电路的栅极与电压供应电路。
[0010]天线效应放电电路可包含场效应晶体管，其在一通道阱区内具有一通道、一源极及一栅极。通道阱区可以通过在上层中的图案化导体连接栅极，或直接连接电压供给电路。一实施例中，在受保护节点上的正电压及负电压皆为放电，天线效应放电电路包括一 η通道场效应晶体管(例如NM0S)和P通道场效应晶体管(例如PM0S)，其配置于以下详细描述。
[0011]利用栅极中的一电容，可防止栅极上的电压在暴露于天线效应充电的期间追踪通道阱区内的电压。天线效应放电电路保持其栅极和通道阱未连接的状态，直到形成多个图案化导体层中的上层形成。
[0012]本发明实施例还提供了一天线效应放电电路包含一开关，用以在来装置运作期间关闭，并具有第一端和第二端。该第一端通过一第一连接器连接天线效应放电电路的栅极，第二端通过一第二连接器连接电压供应电路。第一连接器及第二连接器其中的一个或两个包括最上层的图案化导体，其用以连接栅极与电压供应电路。在具有开关的实施例中，天线效应放电电路在整个工艺皆维持有效，直到电压供给电路于装置运作时启用。
[0013]本发明实施例害提供了一种制造集成电路装置的方法，包括于一基板上形成一集成电路系统，电路系统具一节点，节点被保护以避免天线效应放电。此方法包括于基板上形成一天线效应放电电路，具有一端及一栅极，该端连接至节点。此外，方法包括形成一电容耦接栅极与基板。于该基板上提供一电压供应电路，以在运作时偏置栅极，以关闭天线效应放电电路。本文中所描述的方法包含以装置之上或最上图案化导体层连接栅极至电压供应电路。在一些实施例中，方法包含在装置上栅极及电压供应电路间提供一开关，配置成在运作时关闭开关，使栅极通过开关连接电压供应电路。
[0014]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0015]图1是基于动态阈值电压MOSFE的现有技术天线效应放电电路示意图。
[0016]图2为现有技术集成电路一例的立体图，包括多个图案化导体层，其可如以下所述被天线效应放电电路保护。
[0017]图3为天线效应放电电路的示意图，包含耦接到场效应晶体管的栅极的电容。
[0018]图4绘示天线效应放电电路的装置基板的配置，包括如下所述的高电压、η通道及P通道场效应晶体管。
[0019]图5是形成最上层图案化导体层之前，天线效应放电电路的示意图，其绘示负电压的放电集中在受保护的节点。
[0020]图6是形成最上层图案化导体层之前，天线效应放电电路的示意图，其绘示正电压的放电集中在受保护的节点。
[0021]图7是另一种天线效应放电电路的实施例，包含耦接场效应晶体管的栅极的电容，以与栅极与电压供应电路之间的开关。
[0022]图8是一实施例中天线效应放电电路的布局，用以保护集成电路上的多个节点。
[0023]图9是集成电路存储器阵列的简化方块图，包含如本文所述的天线效应放电电路。
[0024]图10集成电路制造方法的简化流程图，其利用如本文所述的天线效应放电电路。
[0025]图11绘示在CCFG NMOS保护电路的装置中，漏极电流与漏极电压(IdVd)的曲线，以及漏极电压与基底电流Ib(IbVd)的曲线。
[0026]图12所示的实验数据包括在CCFG PMOS保护电路的装置中，漏极电流与漏极电压(IdVd)的曲线，以及漏极电压与基底电流Ib(IbVd)的曲线。
[0027]图13所示的实验数据包括完整CCFG CMOS保护电路的放电电流(当栅极和阱浮置)，类似图5和图6。
[0028]图14为测量8层3DVG装置的TEM剖面图的影像。
[0029]图15绘示受测装置的多层中，存储器单元的初始阈值电压分布。
[0030]图16绘示受测电路的SSL Vt分布。
[0031]图17是一简化NAND串的示意图。
[0032]图18绘示随着σ的增加，3个SSL阈值电压的分布图(Vt范围)。
[0033]图19绘示用于编程棋盘窗口测试时，受测装置的低和高阈值状态。
[0034]图20为应用于CMOS译码器设计的天线保护电路的电路图范例。
[0035]【符号说明】
[0036]102-105、112-115、171_178:有源层带
[0037]102B-105B、112A-115A:接触垫
[0038]109、119:SSL 栅极结构
[0039]121-1-121-N:字线
[0040]126、127:接地选择线 GSL
[0041]161-168:存储单元
[0042]172-175:层间连接器
[0043]180:顶端绝缘层带
[0044]181-187:绝缘层带
[0045]188:底端有源层带
[0046]190:导线
[0047]201:第一存储单元
[0048]203:第三存储单元
[0049]210-240、610-640:次叠层
[0050]211、221、231、241:第一有源层带
[0051]212、222、232、242:第一绝缘层带
[0052]231、223、233、243:第二有源层带
[0053]214、224、234、244:第二绝缘层带
[0054]250、650:顶端绝缘层
[0055]271-272:多层阵列
[0056]290:导电材料层
[0057]295:直线
[0058]305,505:着陆区域
[0059]390,590,690,790,890,990:刻蚀掩模
[0060]391、392、591、592、691-698、795-798、893-894、897-898、992、994、996、998:掩模开口
[0061]611、621、631、641:第一有源层
[0062]612、622、632、642:第一绝缘层
[0063]613、623、633、643:第二有源层
[0064]614、624、634、644:第二绝缘层
[0065]750、760、770、780、830、840、870、880、920:通孔
[0066]765:特定深度
[0067]1010-1050、1110-1140:步骤
[0068]1200:集成电路
[0069]1205:数据输入线路
[0070]1210:控制器
[0071]1220、1280:区块
[007