一种隐埋沟道碳化硅沟槽栅MOSFETs器件及其制备方法
【技术领域】
[0001] 本发明涉及一种半导体器件及其制造方法，具体涉及一种隐埋沟道碳化硅沟槽栅 MOSFETs器件及其制备方法。
【背景技术】
[0002] SiC材料具有高临界场强、高热导率的特性，SiC M0SFET器件在理论上可以实现比 现有的硅IGBT更理想的一种高压大功率半导体开关。但是，大电流、高电压和低导通电阻 的增强型垂直SiC功率M0SFET器件目前仍然难以实现，部分原因在于SiC M0SFET的沟道 载流子有效迀移率低，器件阈值电压偏高。
[0003] 沟槽栅碳化硅M0SFET结构如附图1所示。通常在p型外延层上注入氮或磷，刻蚀 实现n+源区和具有一定间距的p阱，通过铝或硼注入实现基区p+区。然后去除所有的注 入掩膜，在1500°C以上的高温下激活注入的掺杂杂质。栅介质层是通在某种气氛下对已经 形成P阱、n+源和p+基区以后的碳化硅进行热氧化实现的，或通过低压化学气相淀积等淀 积实现的，或热氧化后再淀积实现的。栅介质层可以是单一的，也可以是复合叠层。这种结 构存在的问题是器件的阈值电压和导通电阻过高，以致难以达到实际可用。部分原因在于， 为了防止P阱基区在反向阻断高电压时完全耗尽而发生基区穿通，P阱基区载流子浓度不 能过低，实际上碳化硅的宽禁带特性使得P阱基区的浓度即使与n型漂移区浓度相当，仍然 难以在施加正电压时形成有效的反型沟道，以提供源和漏之间的电流通道，导致器件阈值 电压过大。此外，受栅介质与碳化硅之间界面态密度高及刻蚀沟槽造成的沟道表面粗糙增 大等因素的影响，沟道表面反型层的有效电子迀移率低，器件导通电阻过大。
[0004] 所谓的"ACCUFET"结构由于沟道表面为积累层而不是反型层，源和漏之间的电流 通道在沟道的次表面形成，可以避免P阱基区的沟道难以形成有效的反型层以及部分改善 表面有效迀移率低的问题。如图2所示，这种结构是利用pn结的内建电势使得表面n型层 在栅极零偏压下完全耗尽实现常闭器件。然而，形成这种具有表面n型层的p阱，仍需通过 高能量、大剂量的离子注入及在1600°C以上的高温退火激活注入的p型掺杂杂质来实现， 以保证器件阻断时P阱不会发生穿通和足够小的基区横向电阻，防止形成闩锁。这一离子 注入的过程会对沟道表面积累层电子有效迀移率产生负面影响。此外，器件的阻断特性对 表面n型层的电荷量极为敏感，容易成为常开器件。因此需要提供另一种能够避免沟道表 面积累层电子迀移率低，易于实现常关器件的方法。
【发明内容】
[0005] 本发明的目的在于提供一种隐埋沟道碳化硅（SiC)沟槽栅金属-氧化物-半导体 场效应晶体管（M0SFET)器件及其制备方法，即在沟槽栅M0SFET结构的基础上，通过反掺杂 部分P阱区，以实现用于提供源和漏导电通道的隐埋沟道，避免表面电子有效迀移率低和 阈值电压偏高的问题，实现常关型器件。
[0006] 为实现上述目的，本发明采用以下技术方案：
[0007] 1. -种隐埋沟道碳化硅沟槽栅MOSFETs器件，所述器件包括：
[0008] 1)沟槽栅碳化硅MOSFET :n型碳化硅衬底，所述衬底上的n型碳化硅漂移层，所述 漂移层内包含具有间隔的P+型碳化硅区，所述P+型碳化硅区之间含有n+碳化硅源区；
[0009] 2)n型隐埋沟道：位于所述p+型碳化硅区之间且在所述n+碳化硅源区下的n型 碳化硅漂移层内；
[0010] 3)p型碳化硅区：位于所述n+碳化硅源区下且在所述n型隐埋沟道内与所述P+型 碳化娃区相对；
[0011] 4)沟槽栅介质：位于所述n+碳化硅源区之间，自n型碳化硅漂移层表面，沿n+碳 化硅源区，经P型碳化硅区延伸进入n型碳化硅漂移层，槽深大于所述p型碳化硅区结深；
[0012] 5)栅接触：位于所述沟槽栅介质之上；基区接触：位于所述p+型碳化硅区上；源 接触：与所述基区接触相交叠；漏接触。
[0013] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第一优选方案，所述碳化硅为 4H-SiC或 6H-SiC。
[0014] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第二优选方案，所述n型碳化硅衬 底和所述n型碳化娃漂移层的载流子浓度分别为10 18~10 21cm 3和10 14~10 16cm 3。
[0015] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第三优选方案，所述p+型碳化硅区 为包含在n型碳化硅漂移层中的具有间隔的p型杂质。
[0016] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第四优选方案，所述n+碳化硅源区 为包含在n型碳化硅漂移层中的被p+型碳化硅区包围n型杂质掺杂区，其载流子浓度为 10 19 ~1021cm3〇
[0017] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第五优选方案，所述p+型碳化硅区 形成基区，其载流子浓度为1〇 18~10 2°cm 3,延伸至n型碳化娃漂移层内0. 2~3 ym。
[0018] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第六优选方案，所述n型隐埋沟道 在施加零伏栅偏压时是自耗尽的。
[0019] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第七优选方案，所述n型隐埋沟道 的薄层电荷为1〇12~l〇13cm2。
[0020] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第八优选方案，所述n型隐埋沟道 的厚度为〇? 1~1ym，载流子浓度为1016~10lscm3。
[0021] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的第九优选方案，所述p型碳化硅区 的薄层电荷为10 12~10 13cm2,且不小于所述n型隐埋沟道的薄层电荷。
[0022] 一种所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的制备方法，该方法包括以下步 骤：
[0023] 1)于n型碳化硅漂移层上制作掩膜，注入p型杂质，形成p+型碳化硅区；
[0024] 2)重新制作掩膜，注入n型杂质，形成n+碳化硅源区；
[0025] 3)再次注入n型杂质，在n+碳化硅源区之下形成n型掺杂区；
[0026] 4)于步骤2)所述掩膜上沉淀多晶硅，经退火、刻蚀和再退火，形成侧墙实现注入 掩膜，注入P型杂质，形成P形碳化娃区；
[0027] 5)氧化步骤4)所述掩膜，形成刻蚀掩膜，刻蚀碳化硅形成沟槽；
[0028] 6)退火激活注入杂质；
[0029] 7)制作栅介质层；
[0030] 8)图形化栅介质层，形成基区接触的开口，制作图形化金属层，同时形成栅接触和 基区接触；
[0031] 9)制作源接触和漏接触；
[0032] 10)沉积隔离介质层或层叠层，平坦化和图形化形成源电极和栅电极的接触窗口。
[0033] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的制备方法的第一优选技术方案，步 骤1)中所述注入P型杂质包括步骤：
[0034] 1)于n型碳化硅漂移层上制作掩模图案，该掩模的开口与p型碳化硅区相对应以 曝露部分n型碳化硅漂移层；
[0035] 2)利用掩模注入p型杂质形成p+型碳化娃区，离子注入能量为10keV~IMeV，注 入温度为300~600 °C。
[0036] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的制备方法的第二优选技术方案，步 骤2)中所述注入n型杂质的离子注入能量为10keV~300keV，所述n+碳化硅源区结深小 于P+型碳化硅区，占据整个P+型碳化硅区之间的n型碳化硅漂移区，并延伸至p+型碳化 硅区内0.5~5y m，其载流子浓度大于p+型碳化硅区，浓度为1019~10 21cm 3。
[0037] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的制备方法的第三优选技术方案，步 骤3)中所述注入n型杂质的离子注入能量为200keV~IMeV，所述n型掺杂区的结深不小 于P+型碳化硅区，其载流子浓度大于n型碳化硅漂移层，小于p+型碳化硅区和n+碳化硅 源区，浓度为1〇16~l〇lscm3。
[0038] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的制备方法的第四优选技术方案，步 骤4)中所述注入p型杂质的离子注入能量为200keV~IMeV，注入温度为300~600°C，所 述P型碳化硅区是反掺杂n型掺杂区实现的，结深不大于n型掺杂区。
[0039] 所述的隐埋沟道碳化硅沟槽栅MOSFETs器件的制备方法的第五优选技术方案，步 骤6)所述退火激活注入杂质包括步骤：
[0040]1)去除掩膜，清洗，表面溅射碳膜；
[0041] 2)于1500~1900°C下退火激活注入的掺杂杂质；
[0042] 3)去除碳膜，清洗。
[0043]