用于无凸起内建层(bbul)的无凸起管芯封装接口的制作方法
【技术领域】
[0001]本公开的实施例通常涉及集成电路领域，并更特别地，涉及集成电路(1C)封装组件中的至嵌入式硅芯片的无凸起接口以及制造包括这种接口的封装组件的方法。
【背景技术】
[0002]新兴的封装组件可包括嵌入式管芯，例如处理器和存储器芯片。为了访问这些嵌入式管芯，封装组件必须包含导电路径来在电学上将封装级互连件(例如焊锡球)耦合至芯片接触。用来制造管芯与周围的封装之间的接口的现有技术可能需要若干工艺步骤，每个步骤都会造成组件的成本上升和生产的复杂性。减少所需要的步骤的数量可以简化工艺和减少完成的封装组件的生产成本。
【附图说明】
[0003]通过下述结合附图的详细的描述，将会更容易理解这些实施例。为了便于此描述，相似的参考数字指代相似的结构元件。通过示例而非限制的方式，在附图的图片中示出了这些实施例。
[0004]图1A-E示意地图解了根据一些实施例的在制造的各种阶段过程中封装衬底的横截面侧视图。
[0005]图2A-H示意地图解了根据一些实施例的在制造的各种阶段过程中封装衬底的横截面侧视图。
[0006]图3示意地图解了根据一些实施例的封装组件的横截面侧视图。
[0007]图4示意地图解了根据一些实施例的在安装之前的管芯的横截面侧视图。
[0008]图5示意地图解了根据一些实施例的制造1C封装组件的方法的流程图。
[0009]图6示意地图解了根据一些实施例的包括有本文中描述的1C封装组件或者封装衬底的计算装置。
【具体实施方式】
[0010]本公开的实施例描述集成电路(1C)封装组件中的至嵌入式硅管芯的无凸起接口以及制造包括这种接口的封装组件的方法。在下面的描述中，图解的实施方式的各个方面将使用本领域技术人员通常采用的术语被描述，来向本领域技术人员传达他们工作的实质。但是，本领域技术人员将可理解，仅利用一些所描述的方面也可以实践本公开的这些实施例。出于解释的目的，阐述了特定数量、材料和构造，为的是提供对图解的实施方式的透彻的理解。然而，对于本领域技术人员来说明显的是，不利用这些具体细节也可实践本公开的这些实施例。在其他情况下，公知特征被省略或简化，以便不会模糊图解的实施方式。
[0011]在以下详细的描述中，参考形成说明书的一部分的附图，其中，类似的数字自始至终指代类似的部件，并且通过图解的方式示出其中可实践本公开的主题的实施例。应该理解的是，也可利用其它实施例，并且可在结构或者逻辑上作出变化而不背离本公开的范围。因此，下面的详细描述并不是限制意义，实施例的范围是由所附的权利要求和其等价物来定义的。
[0012]为了本公开的目的，短语“A和/或B”意味着(A)、(B)、或者(A和B)。为了本公开的目的，短语“A、B和/或C”意味着(A)、⑶、(C)、(A和B)、(A和C)、(B和C)或者(A、B 和 C) ο
[0013]本说明书会使用基于透视的描述，例如顶部/底部、内部/外部、上方/下方等等。这些描述仅仅是用来简化讨论，并不意在将本文中描述的实施例的应用限制到任何特定的方向。
[0014]本说明书会使用短语“在一个实施例中”、“在多个实施例中”或者“在一些实施例中”，其会指代一个或多个相同或不同的实施例。另外，关于本公开的实施例所使用的术语“包含”、“包括”、“具有”等具有相同的含义。
[0015]本文中可能会使用术语“与…相耦合”及其衍生词。“耦合”可能意味着下面的一个或多个意思。“耦合”可能意味着两个或更多个元件直接地物理接触或者电学接触。然而，“耦合”也可能意味着两个或更多个元件间接地彼此接触，但是仍然彼此配合或相互作用，并且也可能意味着一个或更多个其他元件耦合于或连接于这些元件之间，其就是所谓的彼此耦合。“直接地耦合”可能意味着两个或更多个元件直接接触。
[0016]在各种实施例中，短语“第一特征形成于、放置于或者设置于第二特征上”可能意味着第一特征是形成于、放置于或者设置于第二特征之上，并且至少一部分的第一特征与至少一部分的第二特征是直接接触(例如，直接的物理和/或电学接触)或者间接接触(例如，在第一特征和第二特征之间具有一个或多个其他特征)。
[0017]如本文中所使用的，术语“模块”可指代一部分的或者包括执行一个或多个软件或固件程序、组合逻辑电路和/或提供所描述的功能的其他合适的组件的专用集成电路(ASIC)、电子电路、芯片上系统(SoC)、处理器(共享的、专用的或者群组的)和/或存储器(共享的、专用的或者群组的)。
[0018]图1(A)_2(H)图解了根据特定实施例的用于形成包括在无核衬底中的嵌入式芯片的组件的操作。在特定实施例中，两个相同的嵌入式芯片组件可以以背靠背的方式形成。这是通过使用粘合剂将组件配对在一起来完成的。例如，如图1(A)中所图解的，载体结构包括材料(例如预浸材料10)，在其上金属层(例如短铜(Cu)箔12)定位于其上部。为了使背靠背组件形成成为可能，另一层金属层(例如短铜箔12)定位于预浸材料10的下部，如图1中所图解的。相同的组件形成于预浸材料10的上方和下方，如图UA)_2⑶中所图解的。为了简单起见，将讨论和参考图1(A)中预浸材料10上方的组件的形成。金属层(例如长铜箔14)耦合至短铜箔12。长铜箔14可以是牺牲层，在后续的工艺过程中会被移除。所图解的组件可以是具有多个相同的背靠背结构的组件的较大面板的一部分。在特定的实施例中，数千个组件可以从单个面板形成。在特定的实施例中，组件可以形成作为背靠背个体衬底组件的大面板的一部分。该面板可以被这样形成，使得短铜箔12不完全延伸至面板边缘，同时长铜箔14延伸超过短铜箔12。在短铜箔12不存在的那些端部处，长铜箔14接合至预浸材料10 (例如，从预浸材料中的环氧树脂)。长铜箔14和预浸材料10之间的此接合将组件保持在一起。当面板工艺完成时，长铜箔14接合至预浸材料10的端部区域被切除。沿着面板长度的剩余部分，没有什么将长铜箔保持到短铜箔上。于是在后面的工艺操作中，将长铜箔从组件上刻蚀掉。
[0019]如图1⑶所图解的，封装叠加(POP)焊垫16形成在长铜箔14上。可以使用对于POP焊垫16来说任何合适的材料，包括但不限于多层结构，包括包含金(Au)和镍(Ni)的第一层16a以及包含铜的第二层16b。第一层16a可以组成表面处理层，其将位于另一个组件可以被耦合的表面上。POP焊垫16可以使用任何合适的工艺来形成，包括但不限于，沉积、掩蔽和刻蚀操作。
[0020]图1(C)图解了在长铜箔14上和在POP焊垫16上的介电层18的形成。介电层18可以由任何合适的介电材料形成，包括但不限于聚合材料。介电层18可以使用具有例如聚合物的BBUL工艺来形成。合适的材料的一个例子是被认为是可以从味之素精密技术公司获得的味之素内建薄膜(ABF)的聚合环氧树脂薄膜。如图1(D)所图解的，介电层18可以被图案化来形成一个或多个覆盖POP焊垫16的介电区域20和形成于介电区域20之间的空腔或者开口 21。这可以使用任何合适的工艺来执行，包括但不限于，干膜抗蚀剂(DFR)光亥IJ，之后是喷砂和后面的DFR移除。在特定的实施例中，介电区域20可以是环绕部分或者全部的空腔21延伸的单个介电区域20。在其他实施例中，介电区域20可以包括一个与另一个隔开一定距离的分离的介电区域20。
[0021]图1(E)图解了定义空腔或开口 23的介电区域22的替代排列。从图1(E)开始，为了清楚起见，只示出组件的上部。可以用如上面讨论的相对于图UA)_UD)的双侧的工艺形成图1(E)中示出的结构。在这个实施例中，介电区域22具有穿过其中形成的导电路径26，藉此便于完成的封装组件的顶侧和底侧之间的电学耦合。当图1(E)中以横截面显示两个导电路径26的时候，介电区域22可以包括任何数量的离散的或者互连的导电路径。介电区域22可以包括离散的间隔开的分离区域或者是环绕部分或者全部空腔23延伸的单个介电区域。导电路径26可以包括一个或多个再分布层24，其允许中间的和最终的接触位置的灵活定位。可以通过层合(laminat1n)或者其他内建技术来形成介电区域22和导电路径26。
[0022]如图2(A)中所图解的，芯片30然后可以安装在长铜箔14上的介电区域22之间的空腔23中。可以利用多种管芯结构，包括但不限于，具有或者不具有硅穿孔(TSV)的硅管芯结构。在管芯30和长铜箔14之间可以放置管芯接合薄膜32。管芯键合薄膜32可以是任何合适的材料，包括但不限于聚合物粘合剂。这个管芯可以包括多个管芯焊垫40，如图2(A)和图4所图解的。尽管只图解了三个焊垫40，但是可以存在任何数量的焊垫40。可以使用相同的工艺来在空腔21中以图1(D)所示的排列安装管芯30。虽然图2(A)中只示出了一个管芯30，但是在一些实施例中，其可能在空腔23中放置两个或更多个管芯。当使用两个或更多个管芯时，它们可以通过在芯片上的相邻管芯焊垫上沉积导电材料而被电学地耦合进封装组件内，如下面参考图2(D)-(F)所讨论的。在一些实施例中，可以使用两个或更多个管芯但是不电