聚集的载流子导出效果更佳。
[0033]本发明的LDM0S器件，位于源区底部的阱区内具有的第一掺杂区，第一掺杂区的掺杂类型与阱区的掺杂类型相同，并且第一掺杂区与第一金属插塞电连接，在LDM0S器件工作时，第一掺杂区和第一金属插塞的存在，能防止载流子向靠近源区的掩埋层中聚集，防止局部体电位的增加，从而防止对栅开启电压和输出电流的影响，提高了 LDM0S器件的性倉泛。
【附图说明】
[0034]图1为现有技术LDM0S晶体管的结构不意图；
[0035]图2?图10为本发明实施例LDM0S器件的形成过程的结构示意图。
【具体实施方式】
[0036]现有的绝缘体上硅衬底形成的LDM0S晶体管存在源漏击穿降低和热载流子等问题。
[0037]经研究发现，LDM0S晶体管形成绝缘体上硅衬底的第二衬底上，LDM0S晶体管相对于第一衬底构成一个电容，电荷在电容上积累，而造成不利的效应，该效应为浮体效应，以N型的LDM0S晶体管为例，其具体的机理为:漏区的强电场使得沟道电子加速，被加速的电子在获得足够的能量后，通过碰撞电离，产生新的电子-空穴对，新的电子-空穴对在电场的作用下分离，电子被漏端收集，而空穴则聚集在靠近源区的掩埋层内，随着聚集的空穴的增力口，局部体电位也随之升高，这会引起该处的栅开启电压的降低，使得漏端的输出电流的突然增加，并且体电位的增加，会使得LDM0S晶体管的源漏击穿电压降低。
[0038]为此，本发明提供了一种LDM0S器件及其形成方法，在形成LDM0S晶体管之后，在LDM0S晶体管的源区底部的阱区中形成第一掺杂区，源区和第一掺杂区与第一金属插塞电连接，因而通过第一掺杂区与第一金属插塞可以将靠近源区的掩埋层内聚集的热载流子(N型的LDM0S晶体管聚集的为空穴、P型的LSM0S晶体管聚集的为电子)导出，防止热载流子(空穴或电子)在靠近源区的掩埋层内的聚集，提高了 LDM0S器件的性能。
[0039]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0040]图2?图10为本发明实施例LDM0S器件的形成过程的结构示意图。
[0041]参考图2，提供绝缘上硅衬底200，所述绝缘体上硅衬底200包括第一衬底11、第二衬底12和位于第一衬底11和第二衬底12之间的掩埋层13。
[0042]所述绝缘体上硅衬底200作为后续工艺的载体，本实施例中，第一衬底11和第二衬底12的材料为硅，掩埋层13的材料为氧化硅。在本发明的其他实施例中，所述第二衬底11和第二衬底12的材料可以为硅锗、碳化硅或锗等，掩埋层13的材料可以为氮化硅、氮氧化石圭、氮碳化娃等。
[0043]后续在第二衬底12上形成LDM0S晶体管。
[0044]本实施例中，所述绝缘体上硅衬底200包括第一区域21和第二区域22，第一区域21与第二区域22可以相邻也可以不相邻，第一区域21的第二衬底12上后续形成第一LDM0S晶体管，第二区域22的第二衬底12上后续形成第二 LDM0S晶体管。
[0045]所述第二衬底12中形成有第一隔离结构201，所述第一隔离结构201用于电学隔离相邻的有源区。所述第一隔离结构201为浅沟槽隔离结构，第一隔离结构201可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
[0046]所述第二衬底12中还可以形成第二隔离结构(图中未示出)，后续形成的漂移区包围所述第二隔离结构，第二隔离结构能增加形成的LDM0S晶体管的导通路径。
[0047]还包括:对所述第二衬底12进行离子注入，在所述第二衬底12内形成阱区。根据待形成的LDM0S晶体管的类型的不同，形成的阱区的类型也不相同，当待形成的LDM0S晶体管为N型的LDM0S晶体管时，形成P型的阱区；当待形成的LDM0S晶体管为P型的LDM0S晶体管时，形成N型的阱区。
[0048]第一区域21的第二衬底12上后续形成第一 LDM0S晶体管，本实施例中，以形成的第一 LDM0S晶体管为N型的LDM0S晶体管作为示例，向第一区域21的第二衬底12注入P型的杂质离子，在第一区域21的第二衬底12内形成P型阱区。所述P型阱区的底部与掩埋层13的表面接触，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
[0049]在本发明的其他实施例中，所述第一 LDM0S晶体管可以为P型的LDM0S晶体管，相应的在第一区域的第二衬底内形成N型阱区。
[0050]所述第二区域22的第二衬底内后续形成第二 LDM0S晶体管，本实施例中，以形成的第二 LDM0S晶体管为P型的LDM0S晶体管作为示例，向所述第二区域22的第二衬底12内注入N型的杂质离子，在第二区域22的第二衬底12内形成N型阱区。所述N型阱区的底部与掩埋层13的表面接触，所述N型的杂质离子为磷离子、砷离子、锑离子中的一种或几种。
[0051]在本发明的其他实施例中，所述第一 LDM0S晶体管可以为N型的LDM0S晶体管，相应的在第二区域的第二衬底内形成P型阱区。
[0052]请参考图3，在所述绝缘体上硅衬底200的第二衬底12上形成LDM0S晶体管，所述LDM0S晶体管包括位于第一区域21的第二衬底12上的第一 LDM0S晶体管31，以及位于第二区域22的第二衬底12上的第二 LDM0S晶体管32。
[0053]所述LDM0S晶体管包括:位于第二衬底12内的阱区；位于阱区上的栅极结构，所述栅极结构包括位第二衬底12上的栅介质层203、位于栅介质层203上的栅电极205、位于栅电极205和栅介质层203两侧侧壁上的侧墙204 ;位于栅极结构一侧的阱区内的漂移区205，所述漂移区205的掺杂类型与阱区的掺杂类型相反；位于漂移区205内的漏区206，漏区206的深度小于漂移区205的深度，漏区206的掺杂类型与漂移区205的掺杂类型相同；位于栅极结构另一侧的阱区内的源区207，源区207的深度小于阱区的深度，源区207的掺杂类型与阱区的掺杂类型相反。
[0054]本实施例中，在第一区域21上的第二衬底12上形成第一 LDM0S晶体管31，第一LDM0S晶体管31为N型的LDM0S晶体管，第一 LDM0S晶体管31的阱区的掺杂类型为P型，源区207、漂移区205和漏区的掺杂类型为N型。
[0055]在第二区域22上的第二衬底12上形成第二 LDM0S晶体管32，第二 LDM0S晶体管32为P型的LDM0S晶体管，第二 LDM0S晶体管32的阱区的掺杂类型为N型，源区207、漂移区205和漏区206的掺杂类型为P型。
[0056]在本发明的其他实施例中，第一区域21上的第二衬底12上形成的LDM0S晶体管31可以为P型的LDM0S晶体管，第一 LDM0S晶体管31的阱区的掺杂类型为N型，源区207、漂移区205和漏区206的掺杂类型为P型。
[0057]在本发明的其他实施例中，在第二区域22上的第二衬底12上形成第二 LDM0S晶体管32可以为N型的LDM0S晶体管，第二 LDM0S晶体管32的阱区的掺杂类型为P型，源区207、漂移区205和漏区206的掺杂类型为N型。
[0058]所述栅极结构的形成过程为:在所述第二衬底12依次形成栅介质材料层和栅电极材料层；刻蚀所述栅电极材料层和栅介质材料层；在所述第二衬底12上形成栅介质层203和位于栅介质层203上的栅电极205 ;在栅介质层203和栅电极205两侧的侧壁上形成侧墙204。
[0059]所述源区207、漂移区205和漏区206通过离子注入形成，在形成栅极结构后，进行第一离子注入，在栅极结构一侧的第二衬底12内形成漂移区205 ;进行第二离子注入，在栅极结构另一侧的第二衬底12内形成源区207，在漂移区205内形成漏区206，所述漏区206的深度小于漂移区205的深度。
[0060]在本发明的其他实施例中，所述源区207、漂移区205和漏区206的形成步骤可以在所述栅极结构形成之前形成。
[0061]在本发明的其他实施例中，当所述第二衬底12中形成第二隔离结构时，所述栅极结构覆盖部分第二隔离结构，所述漂移区205包围所述第二隔离结构，所述漏区206位于第二隔离结构的一侧的漂移区206内。
[0062]参考图4，形成覆盖所述LDM0S晶体管和第二衬底12表面的第一介质层208。
[0063]所述第一介质层208的形成过程为:形成覆盖所述LDM0S晶体管和第二衬底12表面的第一介质材料层；平坦化所述第一介质材料层，形成第一介质层208。
[0064]第一介质层208的材料为氧化硅、硅玻璃等。
[0065]参考图5，刻蚀所述第一介质层208和部分厚度的第二衬底12，形成第一通孔209，所述第一通孔209贯穿第一介质层208和源区207的厚度，并暴露出源区207底部的阱区。