半导体元件的制作以及检测方法
【技术领域】
[0001]本发明涉及一种半导体元件的制作方法，特别是涉及一种在制作工艺中施行缺陷检测步骤的半导体元件的制作方法。
【背景技术】
[0002]随着半导体制作工艺技术的持续演进，半导体元件的尺寸持续微缩。一般而言，在制作半导体元件的过程中，必须搭配进行缺陷检测步骤，以侦测出半导体元件内各部件的尺寸和间距是否落在容许的范围内，用于判别出可能的不良品。
[0003]图1是半导体基板上具有栅极结构的俯视图。在此制作工艺阶段，半导体基板10上会具有主动区域12以及绝缘结构14，其中主动区域12会被绝缘结构14包围，半导体基板10上还设置有栅极结构16、20，致使栅极结构16、20可以横跨过对应的主动区域12。通过此设计布局，主动区域12和栅极结构16、20的重叠区域可作为后续晶体管元件的载流子流通区域。
[0004]需注意的是，由于黄光光刻制作工艺及/或蚀刻制作工艺缺陷，栅极结构16可能会在制作工艺中产生不预期的缺陷。举例而言，原本预定要互相分离的栅极结构16a、16b间可能会产生不预期的连续区，或称为缺陷区18。此缺陷区18会连接相邻的栅极结构16a、16b，致使后续制得的半导体元件丧失其应有的电性。因此，有必要在制作工艺过程中检测并标记出此缺陷区18，以避免其相对应的半导体元件被误判为良品。然而，由于半导体基板10上一般会存在有柱状残留物22，例如是制备栅极结构16、20过程中所产生的蚀刻残留物，此残留物22在缺陷检测的过程中会产生严重的检测噪声，致使无法有效判别出缺陷区18的存在。
[0005]因此，有必要提出一种半导体元件的制作方法，特别是关于一种包括施行缺陷检测步骤的半导体元件的制作方法，以解决上述无法判别出缺陷区的缺失。
【发明内容】
[0006]有鉴于此，有必要提供一种半导体元件的制作方法，以克服上述现有技术的缺失。
[0007]根据本发明的一实施例，提供一种半导体元件的制作方法，包括下列步骤。首先，提供半导体基板，其上划分出元件区域和周边区域。接着，在元件区域内形成多个第一几何单元，并于周边区域形成多个第二几何单元，其中各第二几何单元的临界尺寸相等于各第一几何单元的临界尺寸。之后，全面沉积一介电层，以同时覆盖住各第一几何单元和各第二几何单元。最后，在介电层上形成多个焊接垫，其中各焊接垫位于第二几何单元的正上方。
【附图说明】
[0008]图1是现有半导体制作工艺中半导体基板上具有栅极结构的俯视图；
[0009]图2是以电子档案的形式存储于电脑可读式存储媒介的半导体元件设计布局的局部俯视图；
[0010]图3是具有几何图案的第一光掩模俯视图；
[0011]图4是具有块状几何图案的第二光掩模俯视图；
[0012]图5是半导体基板上具有几何图案的俯视不意图；
[0013]图6是沿着图5内的A-A’切线和B-B’切线所绘示的剖面示意图；
[0014]图7是半导体基板上形成有焊接垫的俯视示意图；
[0015]图8是半导体元件制作方法的流程图；
[0016]图9是各种具有临界尺寸的几何图案的不意图。
[0017]符号说明
[0018]10半导体基板
[0019]12主动区域
[0020]14绝缘结构
[0021]16、20栅极结构
[0022]16a、16b 栅极结构
[0023]18缺陷区
[0024]22残留物
[0025]100电子档案(电子文件)
[0026]102、104、106 几何图案
[0027]106a、106b次几何图案
[0028]108分离区域
[0029]200第一光掩模
[0030]202、204、206、216 几何图案
[0031]210块状区域
[0032]216a、216b 几何图案
[0033]218分离区域
[0034]230、330 中心区域
[0035]232、332 环状区域
[0036]300第二光掩模
[0037]310矩形图案
[0038]400半导体基板
[0039]402、404、406 第一几何单元
[0040]408、418 间距
[0041]412残留物
[0042]414浅沟槽绝缘结构
[0043]416第二几何单元
[0044]416a、416b次几何单元
[0045]420栅极氧化层
[0046]422栅极电极
[0047]424 垫层
[0048]426掩模层
[0049]430元件区域
[0050]432周边区域
[0051]510、512、514 介电层
[0052]520接触垫
[0053]524内连线
[0054]526接触插塞
[0055]530焊接垫
[0056]801、802、803、804、805、806 步骤
[0057]910、912、914、916、918、920、922、924 次几何图案
【具体实施方式】
[0058]在下文中，将参照【附图说明】细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。当然，也可采行其他的实施例，或是在不违背文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
[0059]图2是以电子档案的形式存储于电脑可读式存储媒介(computer-readablestorage media, CRSM)的半导体元件设计布局局部俯视图。在此阶段，半导体元件的设计布局电子档案100会被存储于适当的电脑可读式存储媒介中，以供后续的电脑运算处理。如图2所示，电子档案100的设计布局主要对应至半导体元件中的元件区域，因此其内部的几何图案102、104、106可具有不同轮廓、尺寸和间距，以定义出电路中的源/漏极、栅极、接触插塞、内连线等部件。根据本实施例，电子档案100内的几何图案102、104、106用以定义出电路中的栅极结构的位置，其中，几何图案102对应至条状延伸的栅极结构；几何图案104对应至L形的栅极结构；几何图案106对应至以T形相向设置的栅极结构。进一步而言，几何图案106还包括两个次几何图案106a，此次几何图案106a、106b以T形底部头对头的方式相向设置，致使两者间存在有分离区域108。
[0060]需注意的是，由于几何图案102、104、106的轮廓、尺寸和间距不尽相同，当这些轮廓、尺寸和间距不等的几何图案102、104、106经由后续制作工艺而被转移至半导体基板上时，具有较小间距的几何图案相较于具有较大间距的几何图案会更容易发生结构缺陷，举例而言，此结构缺陷可能是造成分离图案彼此互连的缺陷。然而，受制于制作工艺残留物的存在，导致这些缺陷无法有效地被检测出。因此，本发明提供一种可以有效检测出此缺陷的半导体元件制作工艺，以解决上述缺失，下文就此检测方式进一步的详述。
[0061]同时参照图2和图8，其中图8是半导体元件制作方法的流程图。接着，施行步骤801，判断出布局图案中具有临界尺寸(critical dimens1n)的几何图案，这些几何图案也可以被称为是临界几何图案。具体来说，由于几何图案106a、106b间的分离区域108相较于其他的几何图案102、104具有更小的尺寸，因此几何图案106a、106b容易在后续制作工艺中产生制作工艺缺陷。在此情况下，可以标示出此具有较小尺寸的几何图案106a、106b，以作为后续检测之用。
[0062]图3是具有几何图案的第一光掩模俯视图。在标示出上述的几何图案106a、106b之后，接着可以将电子档案100输出制作成第一光掩模200，以在第一光掩模200上对应地形成上述的几何图案。其中，第一光掩模200可以被区分成一中心区域230和一环状区域232，中心区域230可以对应至后续半导体元件的元件区域，或称核心区域，而环状区域232可以对应至后续半导体元件的周边区域。具体来说，中心区域230内会被设置有几何图案202、204、206，此几何图案202、204、206的轮廓和相对位置对应于电子档案100内几何图案102、104、106的轮廓和相对位置；而环状区域232内会具有几何图案216a、216b，且彼此间具有一分离区域218，此几何图案216a、216b的轮廓即是对应于上述电子档案100内的几何图案106a、106b的轮廓。优选来说，几何图案216可以作为一单元图案，以周期性的方式排列在环状区域232内的各块状区域210内，且位于各块状区域210内的布局图案也会进一步周期性地环绕住中心区域230，以形成另一周期排列图案。需注意的是，几何图案216的轮廓和尺寸会相同于几何图案206的轮廓和尺寸。
[0063]除了上述的光掩模200之外，本发明实施例的半导体制作工艺也另会采用其他光掩模，用于形成位于其他阶层的电路布局图案。图4是具有块状几何图案的第二光掩模俯视图。此第二光掩模300也具有一中心区域330和一环状区域332，其中环状区域332内会具有多个沿着中心区域330的周围而设置的矩形图案310。优选来说，此矩形图案310用以定义出半导体元件周边区域的焊接垫，例如是用作打线用的焊接垫或是倒装封装的球状栅阵列(Flip Chip Ball Grid Array, FCBGA)焊接垫。在后续制作工艺中，可以设置金属细线或锡球在焊接垫上，致使半导体元件可以通过焊接垫而电连接至外部电路。
[0064]需注意的是，上述第一光掩模200内各块状区域210的位置优选会对应至第二光掩模300内各矩形图案310的位置。换句话说，在制备第一光掩模200时，必须考虑光掩模300内各矩形图案310的位置，致使第一光掩模200内群聚的几何图案216可以被第二光掩模300内的各矩形图案310涵盖。
[0065]在制得上述的光掩模200、300之后，接着可以施行步骤802，施行沉积制作工艺、光致抗蚀剂涂布、光刻制作工艺、蚀刻制作工艺以及其他适当的半导体制作工艺，以将第一光掩模200内的布局图案相应地转移至半导体基板上的元件区域和环绕元件区域的周边区域内，以于半导体基板上形成多个几何单元。根据本实施例，上述制作工艺为栅极结构制作工艺，其步骤可至少包括:首先，依序在半导体基板上沉积氧化层、导电层以及盖层。之后，进行光