晶圆级芯片尺寸封装结构的制造方法
【技术领域】
[0001]本发明涉及一种半导体封装制作过程，尤其涉及一种晶圆级芯片尺寸封装结构的制造方法。
【背景技术】
[0002]在过去的数十年中，半导体制作过程与封装技术，都有很显著的进步。然而，对于功率元件而言，大部分还是使用传统的封装制作过程，例如以T0、小外型晶体管(S0T)、小尺寸贴片封装(S0P)、四方平面无引脚封装(QFN)等封装方式。在这些封装方式中，多数还是利用金属线，如铝，铜或金，以电性连接其他外部元件，再利用环氧树脂将芯片包裹在塑封体内。
[0003]然而，传统封装技术也衍生一些问题，例如造成电阻、寄生电容和电感增加，以致于使芯片在运作时产生较大的热能，而且这些热能并无法被实时移除，从而影响芯片的性能。其次，塑封体本身也会增加元件尺寸，不符合半导体元件朝向轻、薄、短、小方向发展的要求。另外，在上述所提到的多种封装制作过程中，大部分都是以单颗芯片来进行封装，因此生产效率较低且封装成本较高。
[0004]晶圆级芯片尺寸封装(Wafer Level Chip Scale Packaging)是一种新型封装技术。封装后，成品的尺寸完全等同或稍微大于芯片尺寸，而且是以整个晶圆来进行批量封装。因此，以晶圆级芯片尺寸封装技术来对功率元件进行封装，为现今业界极欲发展的技术。
【发明内容】
[0005]本发明所要解决的技术问题在于，针对现有技术的不足提供提供一种晶圆级芯片尺寸封装结构的制造方法，其借助于在切割区的通道部中配置导电结构，来连接半导体元件的背电极层。此外，切割部并未配置导电结构，在执行切割步骤时，是沿着切割部切割，以分离多个封装结构。
[0006]本发明所要解决的技术问题是通过如下技术方案实现的:
[0007]—种晶圆级芯片尺寸封装结构的制造方法包括下列步骤；首先，提供一晶圆，晶圆包含多个半导体元件，其中多个半导体元件中的一第一半导体元件具有一主动面与一背面，且主动面具有一主动区与一外部区，所述主动区设有第一电极及第二电极，所述外部区区分为一切割部与一通道部；后续，形成图案化保护层于主动面上，其中图案化保护层具多个开口以暴露第一电极、第二电极以及通道部；接着，对第一半导体元件背面执行薄化制作过程，再将背电极层形成于第一半导体元件的背面；执行选择性蚀刻制作过程，以在通道部形成一沟槽，以暴露背电极层；接着，通过所述沟槽形成导电结构以连接背电极层；沿所述切割部执行切割步骤。
[0008]本发明的有益效果在于，本发明实施例所提供的晶圆级芯片尺寸封装结构的制造方法，其借助于在外部区的通道部形成沟槽，并形成导电结构来连接背电极层。背电极层可借助于导电结构而电性连接于其他电子元件。
[0009]另外，当执行切割步骤时，是沿着切割部进行切割。也就是说，当利用切割机对切割区的外侧部进行切割时，切割机的刀具是对半导体材料与较薄的背电极层进行切割，而非直接对厚的金属材料进行切割，可降低刀具的耗损率。
[0010]为了能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明权利要求保护范围加以限制。
【附图说明】
[0011]图1为本发明实施例一的晶圆级芯片尺寸封装结构的制造方法的流程图；
[0012]图2A为晶圆的俯视图；
[0013]图2B为图2A中的第一半导体元件与第二半导体元件的放大图；
[0014]图2C为图2B沿1-1剖面线的剖面示意图；
[0015]图3为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部剖面示意图；
[0016]图4为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部剖面示意图；
[0017]图5为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部剖面示意图；
[0018]图6为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部剖面示意图；
[0019]图7A为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部剖面不意图；
[0020]图7B为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部俯视不意图；
[0021]图8A为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部剖面不意图；
[0022]图SB为本发明实施例一的晶圆级芯片尺寸封装结构在图1的步骤中的局部俯视不意图；
[0023]图9为本发明实施例二的晶圆级芯片尺寸封装结构的制造方法的流程图；
[0024]图1OA为第一半导体元件的俯视示意图；
[0025]图1OB为图1OA沿H-H剖面线的剖面示意图；
[0026]图1OC至图1OJ为本发明实施例的晶圆级芯片尺寸封装结构在图9的步骤中的剖面示意图；
[0027]图1OK为本发明实施例的切割后的晶圆级芯片尺寸封装结构的剖面示意图；
[0028]图1OL为本发明一实施例的晶圆级芯片尺寸封装结构进彳丁切割后的俯视TJK意图；
[0029]图11为本发明实施例经过切割后的封装结构放置于导线架的俯视示意图。
[0030]【附图标记说明】
[0031]晶圆100
[0032]第一半导体元件1、I’
[0033]第二半导体元件2、2’
[0034]主动面10
[0035]背面11、11’
[0036]第一电极103、203
[0037]第二电极104、204
[0038]外部区101、201
[0039]沟槽1lh
[0040]主动区102、202
[0041]切割部1la
[0042]通道部1lb
[0043]图案化保护层12
[0044]开口12a ?12e
[0045]背电极层13
[0046]导电结构20
[0047]第一焊垫21、21’
[0048]第二焊垫22、22’
[0049]金属障壁层14
[0050]光阻层15
[0051]第一开口图案15a
[0052]第二开口图案15b
[0053]第三开口图案15c
[0054]第一金属结构16a?16d
[0055]第二金属结构17a?17c
[0056]导线架3
[0057]晶粒座30
[0058]流程步骤SlOO ?S106、S200 ?S209
[0059]切割线4、4’、5
[0060]封装结构Ml、M2
[0061]沟槽宽度W
【具体实施方式】
[0062]以下是借助于特定的具体实例来说明本发明所记载“晶圆级芯片尺寸封装结构的制造方法”的实施方式，本领域普通技术人员可由本说明书所记载的内容轻易了解本发明的优点与功效。本发明亦可借助于其他不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。另外，本发明的附图仅为简单说明，并非依实际尺寸描绘，亦即未反应出相关构成的实际尺寸，特此声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所记载的内容并非用以限制本发明权利要求保护的技术范畴。
[0063]实施例一
[0064]请参阅图1，其为本发明实施例一的晶圆级芯片尺寸封装结构的制造方法的流程图。
[0065]在步骤SlOO中，提供晶圆100。构成晶圆100的材料通常为硅，但也可以是其他半导体材料，例如砷化镓。在本发明实施例中，晶圆100的厚度大约是350至680 μ m。请配合参照图2A，其显示晶圆的俯视图。在本发明实施例中，晶圆100已经完成元件制作的制作过程，且包括多个半导体元件。
[0066]在本发明实施例中，以多个半导体元件中的其中一第一半导体元件I与第二半导体元件2为例，来详细说明本发明实施例晶圆级芯片尺寸封装结构的制造方法。第一半导体元件I与第二半导体元件2例如是垂直式金氧半场效晶体管(MOSFET)，或者是其他的功率元件。在本发明实施例中，第一半导体元件I与第二半导体元件2为垂直式金氧半场效晶体管。
[0067]在本实施例的晶圆级芯